реклама на сайте
подробности

 
 
Статьи

Статьи->FPGA - ПЛИС->программирование на VHDL [ Поиск ]

программирование на VHDL
Заголовок программирование на VHDL
Описание горит прокект
Отправил Artyom_A
Всем здравствуйте)
я здесь новичок, хотел обратиться за помощью!!!
никак не могу справиться со своим проектом, вот только начал работать с vhdl
и сразу же проблема((((
Необходимо написать:
Формирователь задежек. Величины задержек - 125 нс, 250 нс, 500 нс, 1 мкс.
Входные сигналы: тактовый сигнал 16 МГц, сигнал запуска, сигналы задающие длительность задержки.
Выходной сигнал: сигнал истечения задержки после запуска.

вот код который мне удалось написать, но я никак не могу получить рабочее устройство(((((
в системе САПР altera max+pluss ii((((
помогите разобраться где ошибка в моем коде(((!!!!!

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
entity holder is
port (clr:in std_logic;
run:in std_logic;
x:in std_logic_vector(3 downto 0);
sig_out:out std_logic);
end holder;
architecture holder1 of holder is
signal count: std_logic_vector(3 downto 0);
signal stay: std_logic := '0';
begin
process(run, clr, stay)
begin
if(run = '0') then
null;
elsif (rising_edge(clr)) then
if (stay = '0') then
count <= x;
stay <= '1';
elsif(count = "0000") then
sig_out <= '1';
end if;
count <= count - "0001";
end if;
end process;
end holder1;
Голосов Голосов: 3 - В среднем: 2

Добавить комментарий Оценить
Комментарии

Статистика
Всего 41 статей в базе
Наиболее просматриваемые: PCad 200x Faq's (11181)
Лучшие по оценкам: PCad 200x Faq's (11181)

Пользователи в разделе статьи: 418 (0 Пользователи 418 Гости и 0 Скрытые пользователи)
Видимые пользователи: 0


 
Рейтинг@Mail.ru


Страница сгенерированна за 1.16862 секунд с 18
ELECTRONIX ©2004-2016