В форуме 3 333 темы

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Внимание! Вопросы моделирования обсуждаются в отдельном разделе

   makc
   • 0 ответов
   • 801 просмотр
   • 27 февраля
   • Посл. сообщение: makc
3. 

   Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык 1 2 3 4 6

   Vadim
   • 83 ответа
   • 48 817 просмотров
   • 24 октября, 2022
   • Посл. сообщение: ovn
4. 

   Документация на System Verilog 1 2 3 4 20

   dimasen
   • 297 ответов
   • 112 139 просмотров
   • 14 апреля, 2022
   • Посл. сообщение: des00
5. 

   Ссылки на готовые описания модулей на форуме 1 2 3

   Maverick_
   • 34 ответа
   • 30 710 просмотров
   • 4 мая, 2021
   • Посл. сообщение: Maverick_
6. 

   FAQ по языкам описания аппаратуры 1 2 3 4 10

   makc
   • 138 ответов
   • 66 620 просмотров
   • 4 апреля, 2018
   • Посл. сообщение: Flip-fl0p
7. 

   xHDL. Хрестоматия для начинающих :) 1 2 3 4

   MurrVK
   • 59 ответов
   • 63 241 просмотр
   • 13 ноября, 2017
   • Посл. сообщение: Mikhail B.
8. 

   Есть ли возможность определить в какой среде выполняется тестбенч на verilog?

   Вадим Н.
   • 4 ответа
   • 201 просмотр
   • 15 часов назад
   • Посл. сообщение: blackfin
9. 

   Подключить сигналы к входящей шине экземпляра.

   accurate_random
   • 11 ответов
   • 1 121 просмотр
   • 9 августа
   • Посл. сообщение: accurate_random
10. 

    Как работает оператор IF в HDL, если в скобках комбинация условий? (на примере Verilog)

    ianpo
    • 7 ответов
    • 492 просмотра
    • 1 августа
    • Посл. сообщение: _4afc_
11. 

    Доступ нескольких модулей к общим оперативным настройкам, буфер данных

    Вадим Н.
    • 12 ответов
    • 920 просмотров
    • 23 июля
    • Посл. сообщение: sazh
12. 

    VHDL описание двухпортовой памяти

    Vadim_nsk
    • 7 ответов
    • 320 просмотров
    • 15 июля
    • Посл. сообщение: Vadim_nsk
13. 

    Не стартует SDRAM GW2AR-LV18EQ144C8/I7 1 2

    Worldmaster
    • 19 ответов
    • 661 просмотр
    • 9 июля
    • Посл. сообщение: StewartLittle
14. 

    Проблемы с правильностью сигналов.

    Worldmaster
    • 6 ответов
    • 357 просмотров
    • 8 июля
    • Посл. сообщение: Worldmaster
15. 

    Модуль SPI на Verilog

    Kirill.L
    • 8 ответов
    • 781 просмотр
    • 27 июня
    • Посл. сообщение: Мур
16. 

    Баг или фича GOWIN?

    Worldmaster
    • 1 ответ
    • 529 просмотров
    • 31 мая
    • Посл. сообщение: makc
17. 

    файловый ввод/вывод

    hdus
    • 1 ответ
    • 815 просмотров
    • 2 мая
    • Посл. сообщение: andrew_su
18. 

    Непонятки с модулем I2C 1 2

    Worldmaster
    • 19 ответов
    • 3 365 просмотров
    • 9 апреля
    • Посл. сообщение: Maverick_
19. 

    Правки задержек сигналов 1 2

    Worldmaster
    • 24 ответа
    • 1 511 просмотр
    • 8 апреля
    • Посл. сообщение: sazh
20. 

    Еще один вопрос по варнингам GOWIN

    Worldmaster
    • 8 ответов
    • 694 просмотра
    • 2 апреля
    • Посл. сообщение: Worldmaster
21. 

    Синтезируются ли атрибуты сигналов

    Worldmaster
    • 2 ответа
    • 338 просмотров
    • 29 марта
    • Посл. сообщение: Worldmaster
22. 

    Перестановка бит проверочной части в DVB-S2 сигналах для hardware декодера на ПЛИС.

    Zalman_
    • 0 ответов
    • 489 просмотров
    • 25 марта
    • Посл. сообщение: Zalman_
23. 

    Реализация кольцевого буфера 1 2

    srf55
    • 16 ответов
    • 1 781 просмотр
    • 16 марта
    • Посл. сообщение: blackfin
24. 

    big-endian и разрядность регистра

    addi II
    • 4 ответа
    • 1 171 просмотр
    • 16 февраля
    • Посл. сообщение: _4afc_
25. 

    dual clock axi fifo

    Maverick_
    • 7 ответов
    • 943 просмотра
    • 15 февраля
    • Посл. сообщение: Maverick_
26. 

    Импорт пакетов SystemVerilog

    Aleksey25
    • 5 ответов
    • 664 просмотра
    • 29 января
    • Посл. сообщение: one_eight_seven