3,358 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык 1 2 3 4 6

   Vadim
   • 83 replies
   • 45,574 views
   • October 24, 2022
   • Посл. сообщение: ovn
3. 

   Документация на System Verilog 1 2 3 4 20

   dimasen
   • 297 replies
   • 107,435 views
   • April 14, 2022
   • Посл. сообщение: des00
4. 

   Ссылки на готовые описания модулей на форуме 1 2 3

   Maverick_
   • 34 replies
   • 28,926 views
   • May 4, 2021
   • Посл. сообщение: Maverick_
5. 

   Языки описания свойств аппаратуры 1 2 3 4

   CaPpuCcino
   • 49 replies
   • 44,094 views
   • May 20, 2018
   • Посл. сообщение: Мур
6. 

   FAQ по языкам описания аппаратуры 1 2 3 4 10

   makc
   • 138 replies
   • 64,060 views
   • April 4, 2018
   • Посл. сообщение: Flip-fl0p
7. 

   xHDL. Хрестоматия для начинающих :) 1 2 3 4

   MurrVK
   • 59 replies
   • 61,127 views
   • November 13, 2017
   • Посл. сообщение: Mikhail B.
8. 

   UVM RAL predictor для AXI4

   kirill70674
   • 1 reply
   • 208 views
   • November 24
   • Посл. сообщение: kirill70674
9. 

   ПО и библиотеки для UVM RAL

   kirill70674
   • 3 replies
   • 223 views
   • November 23
   • Посл. сообщение: one_eight_seven
10. 

    Реализация кольцевого буфера

    srf55
    • 11 replies
    • 444 views
    • November 22
    • Посл. сообщение: andrew_b
11. 

    VIP cdn_axi. Некорректное поведение канала записи данных (W)

    kirill70674
    • 14 replies
    • 552 views
    • November 17
    • Посл. сообщение: one_eight_seven
12. 

    память на регистрах(flip-flop'ax)

    addi II
    • 1 reply
    • 156 views
    • November 14
    • Посл. сообщение: Maverick_
13. 

    Потоковые операторы SystemVerilog

    kirill70674
    • 2 replies
    • 268 views
    • November 13
    • Посл. сообщение: kirill70674
14. 

    Генерация тактового сигнала и ресета в тестбенче

    kirill70674
    • 3 replies
    • 391 views
    • November 9
    • Посл. сообщение: one_eight_seven
15. 

    Cтранная запись и компилятор не понимает 1 2

    addi II
    • 20 replies
    • 856 views
    • November 9
    • Посл. сообщение: addi II
16. 

    Иерархия UVM-тестбенча

    kirill70674
    • 4 replies
    • 320 views
    • November 9
    • Посл. сообщение: one_eight_seven
17. 

    Посоветуйте курс(ы) по верификации на System Verilog 1 2 3

    Koluchiy
    • 34 replies
    • 4,686 views
    • November 8
    • Посл. сообщение: Lotos
18. 

    Кто виноват и что делать или функции в VHDL

    Alex77
    • 9 replies
    • 475 views
    • November 7
    • Посл. сообщение: andrew_b
19. 

    Неадекватное поведение отладчика в VITIS2019.2

    GAYVER
    • 14 replies
    • 595 views
    • November 2
    • Посл. сообщение: GAYVER
20. 

    FEC на ПЛИС 1 2 3 4 14

    des00
    • 207 replies
    • 55,774 views
    • October 31
    • Посл. сообщение: des00
21. 

    Логическое И с операндами-векторами

    kirill70674
    • 5 replies
    • 399 views
    • October 30
    • Посл. сообщение: dxp
22. 

    Прочитать yaml из SystemVerilog

    OparinVD
    • 6 replies
    • 545 views
    • October 23
    • Посл. сообщение: dxp
23. 

    Как в VHDL присвоить индивидуальные имена регистрам массива и битам регистров? 1 2 3

    FPGA
    • 32 replies
    • 1,533 views
    • October 22
    • Посл. сообщение: FPGA
24. 

    Динамическое переопределение пинов

    jenya7
    • 8 replies
    • 533 views
    • October 21
    • Посл. сообщение: kirill70674
25. 

    Миграция кода SystemVerilog из Questasim в Xcelium

    kirill70674
    • 5 replies
    • 299 views
    • October 21
    • Посл. сообщение: one_eight_seven
26. 

    помощь с описанием (vhdl)

    Maverick_
    • 4 replies
    • 424 views
    • October 11
    • Посл. сообщение: Maverick_