59 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Моделирование и верификация ЦОС 1 2 3 4

   Amurak
   • 48 replies
   • 8,398 views
   • November 17
   • Посл. сообщение: Mikekim
3. 

   Посоветуйте курс(ы) по верификации на System Verilog 1 2 3

   Koluchiy
   • 35 replies
   • 6,568 views
   • May 18
   • Посл. сообщение: alperovich
4. 

   Языки описания свойств аппаратуры 1 2 3 4

   CaPpuCcino
   • 49 replies
   • 46,409 views
   • May 20, 2018
   • Посл. сообщение: Мур
5. 

   Вызов экспортированной функции из неконтекстной области DPI

   kirill70674
   • 2 replies
   • 2,219 views
   • November 6
   • Посл. сообщение: Kuzmi4
6. 

   Cadence vManager низкая производительнось.

   Hence6349
   • 2 replies
   • 1,012 views
   • September 4
   • Посл. сообщение: kirill70674
7. 

   Растягиваем time-slot в Xcelium

   kirill70674
   • 6 replies
   • 1,248 views
   • August 10
   • Посл. сообщение: kirill70674
8. 

   Верификация bidir шин в Modelsim

   AndreyI
   • 1 reply
   • 490 views
   • July 2
   • Посл. сообщение: sazh
9. 

   Миграция кода SystemVerilog из Questasim в Xcelium

   kirill70674
   • 6 replies
   • 1,463 views
   • May 18
   • Посл. сообщение: alperovich
10. 

    Виды верификации

    kirill70674
    • 6 replies
    • 956 views
    • May 18
    • Посл. сообщение: alperovich
11. 

    Моделирование проектов ПЛИС PangoMicro

    Xagen
    • 12 replies
    • 1,766 views
    • March 25
    • Посл. сообщение: cdg
12. 

    QuestaSim не отрабатывает выражение.

    khlenar
    • 14 replies
    • 944 views
    • March 9
    • Посл. сообщение: khlenar
13. 

    Fixed point Radix (ModelSim/QuestaSim)

    _4afc_
    • 2 replies
    • 807 views
    • March 6
    • Посл. сообщение: _4afc_
14. 

    точность моделирования Modelsim

    Worldmaster
    • 4 replies
    • 902 views
    • February 22
    • Посл. сообщение: andrew_b
15. 

    ПО и библиотеки для UVM RAL

    kirill70674
    • 5 replies
    • 827 views
    • December 10, 2023
    • Посл. сообщение: one_eight_seven
16. 

    UVM RAL predictor для AXI4

    kirill70674
    • 1 reply
    • 622 views
    • November 24, 2023
    • Посл. сообщение: kirill70674
17. 

    VIP cdn_axi. Некорректное поведение канала записи данных (W)

    kirill70674
    • 14 replies
    • 935 views
    • November 17, 2023
    • Посл. сообщение: one_eight_seven
18. 

    Генерация тактового сигнала и ресета в тестбенче

    kirill70674
    • 3 replies
    • 785 views
    • November 9, 2023
    • Посл. сообщение: one_eight_seven
19. 

    Иерархия UVM-тестбенча

    kirill70674
    • 4 replies
    • 715 views
    • November 9, 2023
    • Посл. сообщение: one_eight_seven
20. 

    UVM vs OSVMM 1 2 3

    OparinVD
    • 37 replies
    • 3,079 views
    • July 25, 2023
    • Посл. сообщение: dxp
21. 

    verilog-modelsim автоматизация тестирования 1 2

    Вадим Н.
    • 19 replies
    • 3,360 views
    • December 22, 2022
    • Посл. сообщение: Zversky
22. 

    Как использовать интерфейс с параметрами в systemverilog?

    Tsegorah
    • 6 replies
    • 992 views
    • March 5, 2022
    • Посл. сообщение: des00
23. 

    Использование UVM 1 2

    AntonB
    • 27 replies
    • 2,501 views
    • July 22, 2021
    • Посл. сообщение: one_eight_seven
24. 

    Динамическое изменение полей в uvm_sequence/uvm_sequence_item

    nice_vladi
    • 7 replies
    • 963 views
    • July 15, 2021
    • Посл. сообщение: one_eight_seven
25. 

    Доступ к сигналам внутренних компонент в TestBench(Verilog) 1 2

    AntonB
    • 15 replies
    • 1,864 views
    • November 19, 2020
    • Посл. сообщение: RobFPGA
26. 

    Простой вопрос по прогону Бенча на SV для дизайна на VHDL

    Мур
    • 6 replies
    • 968 views
    • August 10, 2020
    • Посл. сообщение: des00