В форуме 58 тем

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Моделирование и верификация ЦОС 1 2 3 4

   Amurak
   • 45 ответов
   • 5 045 просмотров
   • 27 февраля
   • Посл. сообщение: one_eight_seven
3. 

   Посоветуйте курс(ы) по верификации на System Verilog 1 2 3

   Koluchiy
   • 34 ответа
   • 5 242 просмотра
   • 8 ноября, 2023
   • Посл. сообщение: Lotos
4. 

   Языки описания свойств аппаратуры 1 2 3 4

   CaPpuCcino
   • 49 ответов
   • 45 473 просмотра
   • 20 мая, 2018
   • Посл. сообщение: Мур
5. 

   Моделирование проектов ПЛИС PangoMicro

   Xagen
   • 12 ответов
   • 964 просмотра
   • 25 марта
   • Посл. сообщение: cdg
6. 

   QuestaSim не отрабатывает выражение.

   khlenar
   • 14 ответов
   • 590 просмотров
   • 9 марта
   • Посл. сообщение: khlenar
7. 

   Fixed point Radix (ModelSim/QuestaSim)

   _4afc_
   • 2 ответа
   • 417 просмотров
   • 6 марта
   • Посл. сообщение: _4afc_
8. 

   точность моделирования Modelsim

   Worldmaster
   • 4 ответа
   • 456 просмотров
   • 22 февраля
   • Посл. сообщение: andrew_b
9. 

   Вызов экспортированной функции из неконтекстной области DPI

   kirill70674
   • 0 ответов
   • 208 просмотров
   • 19 февраля
   • Посл. сообщение: kirill70674
10. 

    Cadence vManager низкая производительнось.

    Hence6349
    • 0 ответов
    • 565 просмотров
    • 8 февраля
    • Посл. сообщение: Hence6349
11. 

    ПО и библиотеки для UVM RAL

    kirill70674
    • 5 ответов
    • 504 просмотра
    • 10 декабря, 2023
    • Посл. сообщение: one_eight_seven
12. 

    Растягиваем time-slot в Xcelium

    kirill70674
    • 5 ответов
    • 733 просмотра
    • 9 декабря, 2023
    • Посл. сообщение: Moonl1ght
13. 

    UVM RAL predictor для AXI4

    kirill70674
    • 1 ответ
    • 384 просмотра
    • 24 ноября, 2023
    • Посл. сообщение: kirill70674
14. 

    Виды верификации

    kirill70674
    • 5 ответов
    • 514 просмотра
    • 24 ноября, 2023
    • Посл. сообщение: ZwergNase
15. 

    VIP cdn_axi. Некорректное поведение канала записи данных (W)

    kirill70674
    • 14 ответов
    • 674 просмотра
    • 17 ноября, 2023
    • Посл. сообщение: one_eight_seven
16. 

    Генерация тактового сигнала и ресета в тестбенче

    kirill70674
    • 3 ответа
    • 514 просмотра
    • 9 ноября, 2023
    • Посл. сообщение: one_eight_seven
17. 

    Иерархия UVM-тестбенча

    kirill70674
    • 4 ответа
    • 439 просмотров
    • 9 ноября, 2023
    • Посл. сообщение: one_eight_seven
18. 

    Миграция кода SystemVerilog из Questasim в Xcelium

    kirill70674
    • 5 ответов
    • 410 просмотров
    • 21 октября, 2023
    • Посл. сообщение: one_eight_seven
19. 

    UVM vs OSVMM 1 2 3

    OparinVD
    • 37 ответов
    • 2 255 просмотров
    • 25 июля, 2023
    • Посл. сообщение: dxp
20. 

    verilog-modelsim автоматизация тестирования 1 2

    Вадим Н.
    • 19 ответов
    • 2 642 просмотра
    • 22 декабря, 2022
    • Посл. сообщение: Zversky
21. 

    Как использовать интерфейс с параметрами в systemverilog?

    Tsegorah
    • 6 ответов
    • 640 просмотров
    • 5 марта, 2022
    • Посл. сообщение: des00
22. 

    Использование UVM 1 2

    AntonB
    • 27 ответов
    • 2 012 просмотра
    • 22 июля, 2021
    • Посл. сообщение: one_eight_seven
23. 

    Динамическое изменение полей в uvm_sequence/uvm_sequence_item

    nice_vladi
    • 7 ответов
    • 637 просмотров
    • 15 июля, 2021
    • Посл. сообщение: one_eight_seven
24. 

    Доступ к сигналам внутренних компонент в TestBench(Verilog) 1 2

    AntonB
    • 15 ответов
    • 1 367 просмотров
    • 19 ноября, 2020
    • Посл. сообщение: RobFPGA
25. 

    Простой вопрос по прогону Бенча на SV для дизайна на VHDL

    Мур
    • 6 ответов
    • 719 просмотров
    • 10 августа, 2020
    • Посл. сообщение: des00
26. 

    UVM port export

    1891ВМ12Я
    • 13 ответов
    • 3 750 просмотров
    • 9 августа, 2018
    • Посл. сообщение: 1891ВМ12Я