В форуме 3 324 темы

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Внимание! Вопросы моделирования обсуждаются в отдельном разделе

   makc
   • 0 ответов
   • 310 просмотров
   • 27 февраля
   • Посл. сообщение: makc
3. 

   Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык 1 2 3 4 6

   Vadim
   • 83 ответа
   • 47 679 просмотров
   • 24 октября, 2022
   • Посл. сообщение: ovn
4. 

   Документация на System Verilog 1 2 3 4 20

   dimasen
   • 297 ответов
   • 110 343 просмотра
   • 14 апреля, 2022
   • Посл. сообщение: des00
5. 

   Ссылки на готовые описания модулей на форуме 1 2 3

   Maverick_
   • 34 ответа
   • 30 008 просмотров
   • 4 мая, 2021
   • Посл. сообщение: Maverick_
6. 

   FAQ по языкам описания аппаратуры 1 2 3 4 10

   makc
   • 138 ответов
   • 65 791 просмотр
   • 4 апреля, 2018
   • Посл. сообщение: Flip-fl0p
7. 

   xHDL. Хрестоматия для начинающих :) 1 2 3 4

   MurrVK
   • 59 ответов
   • 62 459 просмотров
   • 13 ноября, 2017
   • Посл. сообщение: Mikhail B.
8. 

   файловый ввод/вывод

   hdus
   • 1 ответ
   • 130 просмотров
   • Вчера в 09:10
   • Посл. сообщение: andrew_su
9. 

   Непонятки с модулем I2C 1 2

   Worldmaster
   • 19 ответов
   • 2 928 просмотров
   • 9 апреля
   • Посл. сообщение: Maverick_
10. 

    Правки задержек сигналов 1 2

    Worldmaster
    • 24 ответа
    • 1 107 просмотров
    • 8 апреля
    • Посл. сообщение: sazh
11. 

    Еще один вопрос по варнингам GOWIN

    Worldmaster
    • 8 ответов
    • 450 просмотров
    • 2 апреля
    • Посл. сообщение: Worldmaster
12. 

    Синтезируются ли атрибуты сигналов

    Worldmaster
    • 2 ответа
    • 196 просмотров
    • 29 марта
    • Посл. сообщение: Worldmaster
13. 

    Перестановка бит проверочной части в DVB-S2 сигналах для hardware декодера на ПЛИС.

    Zalman_
    • 0 ответов
    • 310 просмотров
    • 25 марта
    • Посл. сообщение: Zalman_
14. 

    Реализация кольцевого буфера 1 2

    srf55
    • 16 ответов
    • 1 418 просмотров
    • 16 марта
    • Посл. сообщение: blackfin
15. 

    big-endian и разрядность регистра

    addi II
    • 4 ответа
    • 1 012 просмотра
    • 16 февраля
    • Посл. сообщение: _4afc_
16. 

    dual clock axi fifo

    Maverick_
    • 7 ответов
    • 727 просмотров
    • 15 февраля
    • Посл. сообщение: Maverick_
17. 

    Импорт пакетов SystemVerilog

    Aleksey25
    • 5 ответов
    • 501 просмотр
    • 29 января
    • Посл. сообщение: one_eight_seven
18. 

    Обработка асинхронного сигнала

    dips11
    • 10 ответов
    • 386 просмотров
    • 29 января
    • Посл. сообщение: Plain
19. 

    Асинхронный сброс

    dips11
    • 8 ответов
    • 669 просмотров
    • 15 января
    • Посл. сообщение: Yaahoo
20. 

    задание и проверка фронтов

    addi II
    • 6 ответов
    • 535 просмотров
    • 9 января
    • Посл. сообщение: Yaahoo
21. 

    Прошивка pl части со стороны ps на SOC FPGA+ARM

    Nikita Demerza
    • 11 ответов
    • 1 227 просмотров
    • 19 декабря, 2023
    • Посл. сообщение: Gaba
22. 

    Как использовать LogiCORE LTE RACH Detector от Xilinx?

    Voneska
    • 0 ответов
    • 295 просмотров
    • 14 декабря, 2023
    • Посл. сообщение: Voneska
23. 

    Gowin EDA отказывается синтезировать примитивы

    ValeiyT
    • 6 ответов
    • 487 просмотров
    • 13 декабря, 2023
    • Посл. сообщение: Zversky
24. 

    Неправильная передача сигнала 1 2 3

    jenya7
    • 35 ответов
    • 2 323 просмотра
    • 10 декабря, 2023
    • Посл. сообщение: Джеймс
25. 

    память на регистрах(flip-flop'ax)

    addi II
    • 1 ответ
    • 323 просмотра
    • 14 ноября, 2023
    • Посл. сообщение: Maverick_
26. 

    Потоковые операторы SystemVerilog

    kirill70674
    • 2 ответа
    • 439 просмотров
    • 13 ноября, 2023
    • Посл. сообщение: kirill70674