[ViKo 1]

Однако вопрос остается открытым, не понимаю

Если бы переменные были многоразрядные, то ^tsti выдавало бы "исключающее или" всех разрядов. А ^tsti[1] ^ ^tsti[2] выдавало бы "исключающее или" для двух таких операций. В-общем, бит четности.

[elins 0]

Если бы переменные были многоразрядные, то ^tsti выдавало бы "исключающее или" всех разрядов. А ^tsti[1] ^ ^tsti[2] выдавало бы "исключающее или" для двух таких операций. В-общем, бит четности.

Спасибо за ответы. Стало понятно.

[Araxnid 0]

Подскажите, как один порт подключить к трем в порт мапе.

Для примера, есть у меня два entity, одно с портом выход, другое с тремя портами на вход.

Объявляю в одном entity другой, (компонент), дальше задаю карту портов, и хочу чтобы с выхода данные цеплялись на все три входа.

Если делаю, что-то в таком духе:

load => R_A0,

load => R_C0,

load => R_B0,

 

То квартус ругается - Error (10347): VHDL error at e1.vhd(4220): formal parameter "Load" is already associated

Есть, конечно, вариант, что я сделаю три сигнала на три сигнала, но придется менять код, и лишние вещи делать не хочется..

[des00 26]

Подскажите, как один порт подключить к трем в порт мапе.

Для примера, есть у меня два entity, одно с портом выход, другое с тремя портами на вход.

Объявляю в одном entity другой, (компонент), дальше задаю карту портов, и хочу чтобы с выхода данные цеплялись на все три входа.

Если делаю, что-то в таком духе:

load => R_A0,

load => R_C0,

load => R_B0,

Вместо того, что бы к 3-м экзямпляром выходного порта подцеплять 3 входных, надо подцепить на каждый входной порт, нужный выходной.

 

ЗЫ. ладно не хотите заниматься RTFM, но куда делать логика здравого смысла ? %)

 

[Димыч 0]

HDL_vs_SCH.rtf

 

Всем доброго времени суток!

 

Вчера, для аргументирования перехода со схемного ввода на HDL (для коллег), набросал небольшой документ. :) - во вложении.

 

Если есть комментарии - велкам :)

 

 

[iosifk 3]

HDL_vs_SCH.rtf

 

Всем доброго времени суток!

 

Вчера, для аргументирования перехода со схемного ввода на HDL (для коллег), набросал небольшой документ. :) - во вложении.

 

Если есть комментарии - велкам :)

 

Написано большей частью верно. Вот только не написано самого основного - про отладку проектов, особенно больших. Посмотрите у меня на сайте, в статьях "Краткий Курс", о том как отлаживать, как подгружать в тестбенч данные из файлов и как данные выводить на монитор...

И еще. В русском, термина "схематик" - нет! Это жаргон!

 

[stu 0]

Некоторые моменты заинтересовали. Если не трудно, поясните пжлст.

------------------------------------------------------------------------------------------------

2. Параметризация. В HDL модуля легко параметризируются - либо "модулях", либо "модули", нет?

------------------------------------------------------------------------------------------------

6. Версионность. Для проектов, написанных на схематике - думаю, описываем, нет?

------------------------------------------------------------------------------------------------

10. Открытые базы проектов. На данный момент существует большое количество как открытых, так и платных проектов/коров/модулей на HDL - что это? Не слышал.

------------------------------------------------------------------------------------------------

Реализован простой механизм, который позволяет дизайнеру безболезненно переключаться между различными описаниями (вариантами) одного и того же вложенного модуля - мне очень интересно что это значит? Что мешает в Верилоге описать модули Test, Test_2, а при вызове просто поменять поменять из:

...
Test #(parameters)
tst(in, out ports);
....

в

...
Test_2 #(parameters)
tst(in, out ports);
...

если порты и параметры одинаковы, а отличается только лишь внутренняя структура файла ????

[sazh 9]

Некоторые моменты заинтересовали. Если не трудно, поясните пжлст.

А зачем.

Обычно в графическом редакторе работают разработчики старшего поколения.

Они будут исходить из принципа разумной достаточности.

Этим должно озадачиться руководство. (Новые проекты - только на стандартизированных языках описания аппаратуры)

[stu 0]

А зачем.

Обычно в графическом редакторе работают разработчики старшего поколения.

Они будут исходить из принципа разумной достаточности.

Этим должно озадачиться руководство. (Новые проекты - только на стандартизированных языках описания аппаратуры)

Что "зачем"... Вы то тут причем? Заинтересовало, попросил пояснить...

Руководству проекты готовые нужны быстро и сейчас. Пока они операторы изучат, пока конструкции с ними... ну Вы поняли

[slawikg 0]

HDL_vs_SCH.rtf

 

Всем доброго времени суток!

 

Вчера, для аргументирования перехода со схемного ввода на HDL (для коллег), набросал небольшой документ. :) - во вложении.

 

Если есть комментарии - велкам :)

 

Я бы хотел говорить чуть шире, о графическом описании проектов, поскольку кроме схем существуют ещё, блок-схемы алгоритмов, диаграммы автоматов.

 

1. Ничто не мешает создать текстовый модуль и сделать соответствующую текстовую конструкцию, а затем вставить в модуль более высокого уровня описанным в графике.

 

2. Никаких проблем в графике с параметризацией нет, всё тоже самое в HDL Дизайнере MentorGraphics, как, в общем-то и в Квартусе.

 

3. По крайней мере, в HDL Дизайнере есть много режимов обновлений и поиск- замена которые позволяют менять в проекте, как в файлах так и по иерархии. Если не наворотить в схеме то и в, дальнейшем проблем с размещением блоков и линий не будет.

 

4. Совершенно наоборот, когда текстовое описание проще делаешь узел/модуль в тексте а остальное в графике.

 

5. С этим согласен на 100 %, надо к этому добавить ещё время на изучение тузлов и поддержание библиотек.

 

6. Никто не мешает сравнивать сгенерированные текстовые файлы, а для перехода в графику достаточно щёлкнуть мышкой.

 

7. В HDL Дизайнере можно и нужно размещать комментарии, которые будут передаваться в соответствующие места сгенерированных текстовых файлов. Кроме того графика является уже подготовленной для того чтобы её вставлять в тест описай документации.

 

8. Как раз наоборот: графику во все времена было рассматривать проще. Не зря же составляют для пояснения программ, блок-схемы алгоритмов, диаграммы автоматов и схемы.

 

9. Ничего подобного. Помню как в своё время меня пытались заставить сделать функциональную схему на описание в альтеровском AHDL чтобы разобраться в проекте.

 

10. Коры и модули проще вставлять в схему . Если вы хотите дорабатывать проект сделанный в тексте, тут ничего не придумаешь, надо корректировать соответствующий текст.

 

 

[Димыч 0]

Написано большей частью верно. Вот только не написано самого основного - про отладку проектов, особенно больших. Посмотрите у меня на сайте, в статьях "Краткий Курс", о том как отлаживать, как подгружать в тестбенч данные из файлов и как данные выводить на монитор...

И еще. В русском, термина "схематик" - нет! Это жаргон!

Спасибо за комментарий и подсказку "где копать ещё" :)

Правда, очень ценно - так что буду систематизировать и дополнять.

 

Касаемо жаргона. Ну что ж, да - ему не место в официальных изданиях, книгах и научных трудах. Но здесь - совсем другой коленкор (сорри за жаргон). Как говорится, "излишняя бюрократизация страны способна затормозить прогрессивные изменения в ней".

 

с уважением,

Д.

[Maverick_ 16]

по поводу описания на HDL от gaisler

 

Fault-tolerant Microprocessors for Space Applications

[RuSTA 0]

Возможно ли подключить в проект какое нибудь ядро с opencores.org на языке verilog в проект на языке verilogSystem?

[Maverick_ 16]

Возможно ли подключить в проект какое нибудь ядро с opencores.org на языке verilog в проект на языке verilogSystem?

можно

[RuSTA 0]

В ПЛИСах еще новичок. Почему возникает следующий вопрос. Довольно много программирую на C и Java, т.е. с данным синтаксисом хорошо знаком, по-этому интересует именно этот язык. Имеется ли какая нибудь толковая статья либо же книга, где на пальцах объясняют программирование на SystemVerilog?

А то что то когда про какие то АВТОМАТЫ идет речь, при этом перечисляемый тип объявляется "enum {IDLE,REQ,RESP} states;" повергает в ступор)))