В форуме 3 331 тема

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   ошибка в ISIM vivado

   Maverick_
   • 2 ответа
   • 374 просмотра
   • 11 апреля, 2023
   • Посл. сообщение: Maverick_
3. 

   fft vivado 2019.1

   Maverick_
   • 3 ответа
   • 789 просмотров
   • 6 апреля, 2023
   • Посл. сообщение: Art55555
4. 

   найти 2 максимума в потоке 1 2

   Maverick_
   • 15 ответов
   • 1 429 просмотров
   • 30 марта, 2023
   • Посл. сообщение: des00
5. 

   проблема с симуляцией в isim (vivado)

   Maverick_
   • 2 ответа
   • 477 просмотров
   • 27 марта, 2023
   • Посл. сообщение: Zversky
6. 

   Расходятся результаты моделирования и синтеза

   OparinVD
   • 5 ответов
   • 556 просмотров
   • 10 марта, 2023
   • Посл. сообщение: OparinVD
7. 

   Что лучше в VHDL case или if-elsif

   jenya7
   • 6 ответов
   • 934 просмотра
   • 10 марта, 2023
   • Посл. сообщение: OparinVD
8. 

   VHDL, не могу найти красивого решения

   OparinVD
   • 4 ответа
   • 700 просмотров
   • 6 марта, 2023
   • Посл. сообщение: OparinVD
9. 

   Вызов одного и того же инстанса из нескольких модулей

   manchini
   • 9 ответов
   • 1 185 просмотров
   • 15 февраля, 2023
   • Посл. сообщение: manchini
10. 

    $readmemh в Верилоге

    sherr
    • 14 ответов
    • 2 197 просмотров
    • 10 февраля, 2023
    • Посл. сообщение: DanilinS
11. 

    Verilog объявление глубины массивов

    dimka76
    • 3 ответа
    • 510 просмотров
    • 4 февраля, 2023
    • Посл. сообщение: lexx
12. 

    Объявление генериков

    jenya7
    • 3 ответа
    • 532 просмотра
    • 26 января, 2023
    • Посл. сообщение: gridinp
13. 

    "Слепок" проекта для занесения в RTL

    Zversky
    • 12 ответов
    • 1 301 просмотр
    • 21 декабря, 2022
    • Посл. сообщение: makc
14. 

    DCT vhdl

    kola
    • 7 ответов
    • 902 просмотра
    • 14 декабря, 2022
    • Посл. сообщение: des00
15. 

    Как правильно описать мультиплексор

    Вадим Н.
    • 12 ответов
    • 1 401 просмотр
    • 13 декабря, 2022
    • Посл. сообщение: sazh
16. 

    Синтез статических классов SV

    des00
    • 8 ответов
    • 1 086 просмотров
    • 12 декабря, 2022
    • Посл. сообщение: des00
17. 

    проблема с симуляцией

    Maverick_
    • 10 ответов
    • 1 444 просмотра
    • 10 декабря, 2022
    • Посл. сообщение: kenezoer
18. 

    Конвертор AHDL(.tdf) в Verilog/VHDL?

    Koluchiy
    • 12 ответов
    • 1 288 просмотров
    • 7 декабря, 2022
    • Посл. сообщение: Zversky
19. 

    Автомат универсального регистра

    SarBon88
    • 4 ответа
    • 721 просмотр
    • 3 декабря, 2022
    • Посл. сообщение: iosifk
20. 

    Два такта на состояние

    jenya7
    • 4 ответа
    • 560 просмотров
    • 22 ноября, 2022
    • Посл. сообщение: jenya7
21. 

    SV: динамическое вычисление аттрибутов

    alexadmin
    • 7 ответов
    • 889 просмотров
    • 18 ноября, 2022
    • Посл. сообщение: alexadmin
22. 

    Прошу помощи в повышении тактовой частоты модуля

    Maverick_
    • 12 ответов
    • 1 176 просмотров
    • 12 ноября, 2022
    • Посл. сообщение: Maverick_
23. 

    Использование Record type 1 2

    jenya7
    • 23 ответа
    • 1 728 просмотров
    • 3 ноября, 2022
    • Посл. сообщение: yes
24. 

    Работа с case

    jenya7
    • 11 ответов
    • 1 124 просмотра
    • 18 октября, 2022
    • Посл. сообщение: jenya7
25. 

    повышение частоты clock на verilog

    Вадим Н.
    • 7 ответов
    • 1 369 просмотров
    • 14 октября, 2022
    • Посл. сообщение: iosifk
26. 

    Параметризация проекта на Verilog 1 2

    EpLeon
    • 17 ответов
    • 1 800 просмотров
    • 5 октября, 2022
    • Посл. сообщение: des00