В форуме 3 323 темы

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   $readmemh в Верилоге

   sherr
   • 14 ответов
   • 2 086 просмотров
   • 10 февраля, 2023
   • Посл. сообщение: DanilinS
3. 

   Verilog объявление глубины массивов

   dimka76
   • 3 ответа
   • 480 просмотров
   • 4 февраля, 2023
   • Посл. сообщение: lexx
4. 

   Объявление генериков

   jenya7
   • 3 ответа
   • 476 просмотров
   • 26 января, 2023
   • Посл. сообщение: gridinp
5. 

   "Слепок" проекта для занесения в RTL

   Zversky
   • 12 ответов
   • 1 233 просмотра
   • 21 декабря, 2022
   • Посл. сообщение: makc
6. 

   DCT vhdl

   kola
   • 7 ответов
   • 829 просмотров
   • 14 декабря, 2022
   • Посл. сообщение: des00
7. 

   Как правильно описать мультиплексор

   Вадим Н.
   • 12 ответов
   • 1 316 просмотров
   • 13 декабря, 2022
   • Посл. сообщение: sazh
8. 

   Синтез статических классов SV

   des00
   • 8 ответов
   • 1 004 просмотра
   • 12 декабря, 2022
   • Посл. сообщение: des00
9. 

   проблема с симуляцией

   Maverick_
   • 10 ответов
   • 1 308 просмотров
   • 10 декабря, 2022
   • Посл. сообщение: kenezoer
10. 

    Конвертор AHDL(.tdf) в Verilog/VHDL?

    Koluchiy
    • 12 ответов
    • 1 132 просмотра
    • 7 декабря, 2022
    • Посл. сообщение: Zversky
11. 

    Автомат универсального регистра

    SarBon88
    • 4 ответа
    • 657 просмотров
    • 3 декабря, 2022
    • Посл. сообщение: iosifk
12. 

    Два такта на состояние

    jenya7
    • 4 ответа
    • 503 просмотра
    • 22 ноября, 2022
    • Посл. сообщение: jenya7
13. 

    SV: динамическое вычисление аттрибутов

    alexadmin
    • 7 ответов
    • 800 просмотров
    • 18 ноября, 2022
    • Посл. сообщение: alexadmin
14. 

    Прошу помощи в повышении тактовой частоты модуля

    Maverick_
    • 12 ответов
    • 1 153 просмотра
    • 12 ноября, 2022
    • Посл. сообщение: Maverick_
15. 

    Использование Record type 1 2

    jenya7
    • 23 ответа
    • 1 601 просмотр
    • 3 ноября, 2022
    • Посл. сообщение: yes
16. 

    Работа с case

    jenya7
    • 11 ответов
    • 1 093 просмотра
    • 18 октября, 2022
    • Посл. сообщение: jenya7
17. 

    повышение частоты clock на verilog

    Вадим Н.
    • 7 ответов
    • 1 276 просмотров
    • 14 октября, 2022
    • Посл. сообщение: iosifk
18. 

    Параметризация проекта на Verilog 1 2

    EpLeon
    • 17 ответов
    • 1 676 просмотров
    • 5 октября, 2022
    • Посл. сообщение: des00
19. 

    Тестовые вектора арифметики больших чисел

    mnovikov2000
    • 1 ответ
    • 627 просмотров
    • 30 сентября, 2022
    • Посл. сообщение: looser
20. 

    Аппаратная интерполяция за такт 1 2

    alexPec
    • 20 ответов
    • 1 745 просмотров
    • 16 сентября, 2022
    • Посл. сообщение: Maverick_
21. 

    Красивое решение с использованием DSP48

    alexPec
    • 6 ответов
    • 1 022 просмотра
    • 6 сентября, 2022
    • Посл. сообщение: des00
22. 

    Не могу запустить VIVADO + Microblaze 1 2

    Vadim_nsk
    • 22 ответа
    • 1 689 просмотров
    • 31 августа, 2022
    • Посл. сообщение: sonycman
23. 

    Инициализация массива структур в SV

    RobFPGA
    • 4 ответа
    • 478 просмотров
    • 24 августа, 2022
    • Посл. сообщение: RobFPGA
24. 

    Verilog задать разрядность констант параметром

    Varenik711
    • 5 ответов
    • 762 просмотра
    • 23 августа, 2022
    • Посл. сообщение: lexx
25. 

    Как в симуляторе проверить тишину на линии?

    flammmable
    • 7 ответов
    • 744 просмотра
    • 20 августа, 2022
    • Посл. сообщение: Джеймс
26. 

    Verilog counter

    Varenik711
    • 9 ответов
    • 898 просмотров
    • 19 августа, 2022
    • Посл. сообщение: xvr