Перейти к содержанию
Поиск
    

Verilog, VHDL, AHDL, SystemC, SystemVerilog и др.

В форуме 3 323 темы

Языки проектирования на ПЛИС (FPGA)

  1.  
    Название темы
    Автор
    Статистика
    Последнее сообщение

  2. Кто виноват и что делать или функции в VHDL

    Alex77
    • 9 ответов
    • 616 просмотров

  3. Неадекватное поведение отладчика в VITIS2019.2

    GAYVER
    • 14 ответов
    • 726 просмотров

  4. FEC на ПЛИС 1 2 3 4 14

    des00
    • 207 ответов
    • 57 918 просмотров

  5. Логическое И с операндами-векторами

    kirill70674
    • 5 ответов
    • 510 просмотров

  6. Прочитать yaml из SystemVerilog

    OparinVD
    • 6 ответов
    • 620 просмотров

  7. Как в VHDL присвоить индивидуальные имена регистрам массива и битам регистров? 1 2 3

    FPGA
    • 32 ответа
    • 1 823 просмотра

  8. Динамическое переопределение пинов

    jenya7
    • 8 ответов
    • 682 просмотра

  9. помощь с описанием (vhdl)

    Maverick_
    • 4 ответа
    • 512 просмотра

  10. Помощь с core atan 1 2

    Maverick_
    • 17 ответов
    • 1 619 просмотров

  11. Ошибка при сборке проекта в Vitis 2019.2

    Иван21
    • 1 ответ
    • 311 просмотр

  12. 16 битный регистр i2c

    Worldmaster
    • 4 ответа
    • 475 просмотров

  13. Altera UFM без шины Avalon

    flammmable
    • 10 ответов
    • 1 492 просмотра

  14. Помогите разобраться с ошибками при сборке проекта в Vitis 2019.2

    Иван21
    • 2 ответа
    • 337 просмотров

  15. Инициализация вектора

    jenya7
    • 14 ответов
    • 672 просмотра

  16. Преобразование sfixed to signed

    10ff
    • 2 ответа
    • 390 просмотров

  17. Можно ли параметром выбрать подключаемую библиотеку?

    OparinVD
    • 12 ответов
    • 772 просмотра

  18. QDRIV Artix-7

    DadaLife
    • 12 ответов
    • 726 просмотров

  19. Предупреждения VHDL 1 2 3 4 5

    Worldmaster
    • 64 ответа
    • 3 085 просмотров

  20. Побитовый подсчёт CRC Ethernet

    Jackov
    • 4 ответа
    • 475 просмотров

  21. Некорректно отрабатывает приемник SDI (IP Core SDI II)

    xxxmatrixxx
    • 1 ответ
    • 343 просмотра

  22. Продолжение разбирательств с GOWIN IP Core для SDRAM

    Worldmaster
    • 1 ответ
    • 388 просмотров

  23. Что такое TTCL, XIT, XSpice

    OparinVD
    • 2 ответа
    • 646 просмотров

  24. GOWIN I2C VHDL

    Worldmaster
    • 6 ответов
    • 566 просмотров

  25. Сборка doxygen-verilog под Windows

    Intekus
    • 2 ответа
    • 402 просмотра

  26. Допилить передачу VHDL FT601

    Worldmaster
    • 9 ответов
    • 727 просмотров

0 участников просматривают этот форум

0 участников, 0 гостей, 0 скрытых участников.

Модерируется

aosp , vetal , des00

Обозначения

Открытая тема (есть новые ответы) Открытая тема (нет новых ответов)
Горячая тема (есть новые ответы) Горячая тема (нет новых ответов)
Опрос (есть новые ответы) Опрос (нет новых ответов)
Рекомендованная тема Закрепленная тема
Тема закрыта Тема перемещена

  • Последние посетители   0 пользователей онлайн

    • Ни одного зарегистрированного пользователя не просматривает данную страницу
×
×
  • Создать...