3,330 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Разработка буферной памяти

   Bobrik
   • 5 replies
   • 821 views
   • April 26, 2025
   • Посл. сообщение: gridinp
3. 

   Адресация в BRAM ПЛИС

   addi II
   • 3 replies
   • 1,343 views
   • April 6, 2025
   • Посл. сообщение: 1891ВМ12Я
4. 

   Посоветуйте - как сделать цепочку из 2х делителей клока на 10 на verilog 1 2 3 4

   Mty
   • 56 replies
   • 7,135 views
   • March 27, 2025
   • Посл. сообщение: Mty
5. 

   Нужна помощь с SPI Mux

   propal_katenok
   • 2 replies
   • 757 views
   • March 20, 2025
   • Посл. сообщение: Plain
6. 

   Little-endian в Big-endian на комбинаторной логике

   addi II
   • 10 replies
   • 1,523 views
   • March 16, 2025
   • Посл. сообщение: addi II
7. 

   core for PCI Express to I2C, SPI and UART

   Sert
   • 11 replies
   • 4,455 views
   • February 26, 2025
   • Посл. сообщение: arhiv6
8. 

   Не подключается тактовый генератор к порту ZYNQ XC7Z010, плата EBAZ4205

   pnp_mechanic
   • 6 replies
   • 1,268 views
   • February 15, 2025
   • Посл. сообщение: pnp_mechanic
9. 

   cocotb как из нее позвать вериложную DPI (или как угодно) функцию?

   yes
   • 5 replies
   • 2,014 views
   • February 4, 2025
   • Посл. сообщение: new123
10. 

    Подключение USB мыши к FPGA DE2-115

    Andrrr27
    • 1 reply
    • 769 views
    • January 13, 2025
    • Посл. сообщение: makc
11. 

    Мультиплексор UART

    addi II
    • 1 reply
    • 893 views
    • January 10, 2025
    • Посл. сообщение: likeasm
12. 

    Не синтезируется UART

    addi II
    • 13 replies
    • 1,897 views
    • January 5, 2025
    • Посл. сообщение: likeasm
13. 

    Синтез задержек большой величины (5ms, 10ms, 50ms, 200ms и более) с использованием минимума ресурсов 1 2

    tems-ya
    • 19 replies
    • 3,182 views
    • December 21, 2024
    • Посл. сообщение: Skryppy
14. 

    Как заставить задействовать вход ENA регистра в VHDL/Verilog

    imsushka
    • 5 replies
    • 1,158 views
    • December 11, 2024
    • Посл. сообщение: RobFPGA
15. 

    System verilog, распаковка структуры из битового вектора

    novartis
    • 4 replies
    • 1,308 views
    • November 15, 2024
    • Посл. сообщение: dxp
16. 

    Исходники к XILINX XAPP 1097

    Al_Jumper
    • 4 replies
    • 935 views
    • November 4, 2024
    • Посл. сообщение: rloc
17. 

    модель старой памяти SDRAM

    _sda
    • 5 replies
    • 2,578 views
    • September 28, 2024
    • Посл. сообщение: backa
18. 

    Gowin Gw2AR-18 проблема с таймингами

    vorrom
    • 14 replies
    • 2,366 views
    • September 13, 2024
    • Посл. сообщение: vorrom
19. 

    существует ли в природе (github-е и т.п) толковый парсер SV или хотя бы Verilog на ПИТОНЕ?

    yes
    • 7 replies
    • 1,831 views
    • September 9, 2024
    • Посл. сообщение: yes
20. 

    Есть ли возможность определить в какой среде выполняется тестбенч на verilog?

    Вадим Н.
    • 5 replies
    • 1,191 views
    • September 1, 2024
    • Посл. сообщение: Вадим Н.
21. 

    Подключить сигналы к входящей шине экземпляра.

    accurate_random
    • 11 replies
    • 1,930 views
    • August 9, 2024
    • Посл. сообщение: accurate_random
22. 

    Как работает оператор IF в HDL, если в скобках комбинация условий? (на примере Verilog)

    ianpo
    • 7 replies
    • 1,489 views
    • August 1, 2024
    • Посл. сообщение: _4afc_
23. 

    Доступ нескольких модулей к общим оперативным настройкам, буфер данных

    Вадим Н.
    • 12 replies
    • 2,136 views
    • July 23, 2024
    • Посл. сообщение: sazh
24. 

    VHDL описание двухпортовой памяти

    Vadim_nsk
    • 7 replies
    • 1,051 views
    • July 15, 2024
    • Посл. сообщение: Vadim_nsk
25. 

    Не стартует SDRAM GW2AR-LV18EQ144C8/I7 1 2

    Worldmaster
    • 19 replies
    • 2,063 views
    • July 9, 2024
    • Посл. сообщение: StewartLittle
26. 

    Проблемы с правильностью сигналов.

    Worldmaster
    • 6 replies
    • 771 views
    • July 8, 2024
    • Посл. сообщение: Worldmaster