Jump to content
    

задание и проверка фронтов

Здравствуйтe!

 

Подскажите пожалуйста, кто знает, как можно на языке verilog или systemverilog задавать фронты а также их проверять??

 

Заранее благодарен!

 

 

Share this post


Link to post
Share on other sites

Здравствуйте.
Дабы не было двусмысленности, дайте, пожалуйста, определение фронта (можно с вашей т.з.) и скажите: те действия, о которых вы спрашиваете, вам нужны в DUT или в TB?

Share this post


Link to post
Share on other sites

9 часов назад, addi II сказал:

Подскажите пожалуйста, кто знает, как можно на языке verilog или systemverilog задавать фронты а также их проверять??

Verilog/SystemVerilog по-умолчанию реализуют цифровое моделирование, в  котором длительность фронта равна нулю. Есть варианты типа Verilog AMS/Verilog A и там такая возможность есть (https://verilogams.com/refman/basics/expressions.html#transition и https://help.simetrix.co.uk/8.0/simetrix/mergedProjects/verilog_a_reference/topics/veriloga_writingverilog_acode_digitalgate.htm). Но я ими не пользовался и поэтому деталей не знаю.

Share this post


Link to post
Share on other sites

Фронт сигнала вещь аналоговая, и измерить можно только в аналоговой симуляции.
Верилог-А это просто надстройка/обертка, позволяющая состыковать аналоговую симуляцию с цифровым тестбенчем. Например, используется при характеризации памяти: аналоговый дизайн в цифровом тестбенче. Никогда не использовал измерение фронта в верилог-А, и не уверен что это вообще возможно, но если и возможно то только на интерфейсе с аналоговой схемой.

Share this post


Link to post
Share on other sites

Интересно  какая версия моделсима поддерживает verilog A

Share this post


Link to post
Share on other sites

45 минут назад, addi II сказал:

Интересно  какая версия моделсима поддерживает verilog A

Никакая. Но поддержка Verilog-AMS есть в Questa ADMS - https://eda.sw.siemens.com/en-US/ic/questa/adms/

Share this post


Link to post
Share on other sites

Одной квесты недостаточно, нужен еще спайс симулятор и потом еще состыковать их вместе. Сорцы проекта тоже состоят из двух частей, цифра и аналог. В моем варианте это было: тестбенч на верилоге, спайс-нетлист тестируемой схемы, и верхний уровень для всего на верилог-А.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

×
×
  • Create New...