Перейти к содержанию
Поиск
    

Verilog, VHDL, AHDL, SystemC, SystemVerilog и др.

В форуме 3 331 тема

Языки проектирования на ПЛИС (FPGA)

  1.  
    Название темы
    Автор
    Статистика
    Последнее сообщение

  2. Как убрать временной анализ частоты от порта до pll 1 2

    Michael358
    • 18 ответов
    • 1 424 просмотра

  3. Testbench, формирующий импульсы с нарастающей длительностью 1 2

    AnatolySh
    • 15 ответов
    • 1 283 просмотра

  4. Как в Quartus разбить длинную строковую константу на двое?

    VoltageCurrent
    • 2 ответа
    • 522 просмотра

  5. Не обнуляется переменная в цикле в systemverilog 1 2

    Tsegorah
    • 21 ответ
    • 965 просмотров

  6. Быстродействие LPM_DIVIDE

    Michael358
    • 14 ответов
    • 1 323 просмотра

  7. Возможно ли при синтезе кода SV выдавать ошибку при определённых значениях параметров?

    VoltageCurrent
    • 3 ответа
    • 308 просмотров

  8. Как обрезать нижние биты параметра?

    VoltageCurrent
    • 4 ответа
    • 594 просмотра

  9. Как получить список файлов в рабочей директории на systemverilog?

    Tsegorah
    • 5 ответов
    • 539 просмотров

  10. Возможно ли в SV вычислять длину параметра в битах?

    VoltageCurrent
    • 2 ответа
    • 473 просмотра

  11. VHDL to Verilog

    AnatolySh
    • 13 ответов
    • 1 632 просмотра

  12. Разница между датами в микросекундах. VHDL

    jenya7
    • 4 ответа
    • 692 просмотра

  13. Сложение двух отрицательных чисел. 1 2

    МАСТЕР LO
    • 28 ответов
    • 2 385 просмотров

  14. Verilog. Инициализация двумерного массива

    GAYVER
    • 6 ответов
    • 981 просмотр

  15. Что означает "linkage" в VHDL?

    flammmable
    • 1 ответ
    • 521 просмотр

  16. Требуется уточнение по применению конструкций языка

    misyachniy
    • 10 ответов
    • 736 просмотров

  17. Как тестировать FSM SystemVerilog?

    Caruso
    • 7 ответов
    • 722 просмотра

  18. Стандартный пример для Modelsim Verilog PLI

    Вадим Н.
    • 4 ответа
    • 659 просмотров

  19. Сигнал ресет

    jenya7
    • 14 ответов
    • 1 146 просмотров

  20. Как передать ссылку на сигнал интерфейса в systemverilog?

    Tsegorah
    • 1 ответ
    • 460 просмотров

  21. Применить CRC для массива. 1 2

    jenya7
    • 27 ответов
    • 2 290 просмотров

  22. Почему этот код не работает в systemverilog?

    Tsegorah
    • 2 ответа
    • 545 просмотров

  23. NCO в ПЛИС

    щещ
    • 6 ответов
    • 842 просмотра

  24. Как узнать время прохождения сигнала от PLL до ноги ПЛИС?

    alexPec
    • 4 ответа
    • 717 просмотров

  25. Ошибка 170084 Ошибка (170084): не удается направить сигнал «~ GND» на.....

    МАСТЕР LO
    • 4 ответа
    • 614 просмотра

  26. Не понимаю код счётчика 1 2 3

    МАСТЕР LO
    • 37 ответов
    • 2 542 просмотра

0 участников просматривают этот форум

0 участников, 0 гостей, 0 скрытых участников.

Модерируется

aosp , vetal , des00

Обозначения

Открытая тема (есть новые ответы) Открытая тема (нет новых ответов)
Горячая тема (есть новые ответы) Горячая тема (нет новых ответов)
Опрос (есть новые ответы) Опрос (нет новых ответов)
Рекомендованная тема Закрепленная тема
Тема закрыта Тема перемещена

  • Последние посетители   0 пользователей онлайн

    • Ни одного зарегистрированного пользователя не просматривает данную страницу
×
×
  • Создать...