3,330 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   "Слепок" проекта для занесения в RTL

   Zversky
   • 12 replies
   • 2,100 views
   • December 21, 2022
   • Посл. сообщение: makc
3. 

   DCT vhdl

   kola
   • 7 replies
   • 1,676 views
   • December 14, 2022
   • Посл. сообщение: des00
4. 

   Как правильно описать мультиплексор

   Вадим Н.
   • 12 replies
   • 2,154 views
   • December 13, 2022
   • Посл. сообщение: sazh
5. 

   Синтез статических классов SV

   des00
   • 8 replies
   • 1,649 views
   • December 12, 2022
   • Посл. сообщение: des00
6. 

   проблема с симуляцией

   Maverick_
   • 10 replies
   • 2,076 views
   • December 10, 2022
   • Посл. сообщение: kenezoer
7. 

   Конвертор AHDL(.tdf) в Verilog/VHDL?

   Koluchiy
   • 12 replies
   • 2,129 views
   • December 7, 2022
   • Посл. сообщение: Zversky
8. 

   Автомат универсального регистра

   SarBon88
   • 4 replies
   • 1,243 views
   • December 3, 2022
   • Посл. сообщение: iosifk
9. 

   Два такта на состояние

   jenya7
   • 4 replies
   • 1,001 views
   • November 22, 2022
   • Посл. сообщение: jenya7
10. 

    SV: динамическое вычисление аттрибутов

    alexadmin
    • 7 replies
    • 1,350 views
    • November 18, 2022
    • Посл. сообщение: alexadmin
11. 

    Прошу помощи в повышении тактовой частоты модуля

    Maverick_
    • 12 replies
    • 1,788 views
    • November 12, 2022
    • Посл. сообщение: Maverick_
12. 

    Использование Record type 1 2

    jenya7
    • 23 replies
    • 2,630 views
    • November 3, 2022
    • Посл. сообщение: yes
13. 

    Работа с case

    jenya7
    • 11 replies
    • 1,839 views
    • October 18, 2022
    • Посл. сообщение: jenya7
14. 

    повышение частоты clock на verilog

    Вадим Н.
    • 7 replies
    • 2,284 views
    • October 14, 2022
    • Посл. сообщение: iosifk
15. 

    Параметризация проекта на Verilog 1 2

    EpLeon
    • 17 replies
    • 3,071 views
    • October 5, 2022
    • Посл. сообщение: des00
16. 

    Тестовые вектора арифметики больших чисел

    mnovikov2000
    • 1 reply
    • 987 views
    • September 30, 2022
    • Посл. сообщение: looser
17. 

    Аппаратная интерполяция за такт 1 2

    alexPec
    • 20 replies
    • 2,413 views
    • September 16, 2022
    • Посл. сообщение: Maverick_
18. 

    Красивое решение с использованием DSP48

    alexPec
    • 6 replies
    • 2,130 views
    • September 6, 2022
    • Посл. сообщение: des00
19. 

    Не могу запустить VIVADO + Microblaze 1 2

    Vadim_nsk
    • 22 replies
    • 2,938 views
    • August 31, 2022
    • Посл. сообщение: sonycman
20. 

    Инициализация массива структур в SV

    RobFPGA
    • 4 replies
    • 902 views
    • August 24, 2022
    • Посл. сообщение: RobFPGA
21. 

    Verilog задать разрядность констант параметром

    Varenik711
    • 5 replies
    • 1,463 views
    • August 23, 2022
    • Посл. сообщение: lexx
22. 

    Как в симуляторе проверить тишину на линии?

    flammmable
    • 7 replies
    • 1,470 views
    • August 20, 2022
    • Посл. сообщение: Джеймс
23. 

    Verilog counter

    Varenik711
    • 9 replies
    • 1,689 views
    • August 19, 2022
    • Посл. сообщение: xvr
24. 

    Возможен ли ifdef, автоматически проверяющий название симулятора/синтезатора?

    VoltageCurrent
    • 4 replies
    • 792 views
    • August 17, 2022
    • Посл. сообщение: VoltageCurrent
25. 

    Xilinx создание coe file

    IgorMov
    • 14 replies
    • 3,093 views
    • August 16, 2022
    • Посл. сообщение: gosha
26. 

    UART и полтора стоп-бита. Как проверить?

    VoltageCurrent
    • 9 replies
    • 3,199 views
    • August 16, 2022
    • Посл. сообщение: BSACPLD