3,354 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Параметризация проекта на Verilog 1 2

   EpLeon
   • 17 replies
   • 2,175 views
   • October 5, 2022
   • Посл. сообщение: des00
3. 

   Тестовые вектора арифметики больших чисел

   mnovikov2000
   • 1 reply
   • 772 views
   • September 30, 2022
   • Посл. сообщение: looser
4. 

   Аппаратная интерполяция за такт 1 2

   alexPec
   • 20 replies
   • 1,957 views
   • September 16, 2022
   • Посл. сообщение: Maverick_
5. 

   Красивое решение с использованием DSP48

   alexPec
   • 6 replies
   • 1,573 views
   • September 6, 2022
   • Посл. сообщение: des00
6. 

   Не могу запустить VIVADO + Microblaze 1 2

   Vadim_nsk
   • 22 replies
   • 2,134 views
   • August 31, 2022
   • Посл. сообщение: sonycman
7. 

   Инициализация массива структур в SV

   RobFPGA
   • 4 replies
   • 541 views
   • August 24, 2022
   • Посл. сообщение: RobFPGA
8. 

   Verilog задать разрядность констант параметром

   Varenik711
   • 5 replies
   • 1,034 views
   • August 23, 2022
   • Посл. сообщение: lexx
9. 

   Как в симуляторе проверить тишину на линии?

   flammmable
   • 7 replies
   • 1,006 views
   • August 20, 2022
   • Посл. сообщение: Джеймс
10. 

    Verilog counter

    Varenik711
    • 9 replies
    • 1,285 views
    • August 19, 2022
    • Посл. сообщение: xvr
11. 

    Возможен ли ifdef, автоматически проверяющий название симулятора/синтезатора?

    VoltageCurrent
    • 4 replies
    • 538 views
    • August 17, 2022
    • Посл. сообщение: VoltageCurrent
12. 

    Xilinx создание coe file

    IgorMov
    • 14 replies
    • 2,147 views
    • August 16, 2022
    • Посл. сообщение: gosha
13. 

    UART и полтора стоп-бита. Как проверить?

    VoltageCurrent
    • 9 replies
    • 2,386 views
    • August 16, 2022
    • Посл. сообщение: BSACPLD
14. 

    Тип type в parameter модуля (немного экзотики в SV)

    RobFPGA
    • 7 replies
    • 1,437 views
    • August 15, 2022
    • Посл. сообщение: RobFPGA
15. 

    рекурсивные модули, а что так можно было?

    yes
    • 6 replies
    • 1,161 views
    • August 14, 2022
    • Посл. сообщение: Doka
16. 

    Клоки AXI-шины в пользовательком IP

    Vadim_nsk
    • 9 replies
    • 1,360 views
    • August 10, 2022
    • Посл. сообщение: Vadim_nsk
17. 

    testbench AXI VHDL 1 2

    Vadim_nsk
    • 20 replies
    • 2,176 views
    • August 10, 2022
    • Посл. сообщение: Vadim_nsk
18. 

    Задержки в RTL для чего?

    Zversky
    • 6 replies
    • 1,121 views
    • August 5, 2022
    • Посл. сообщение: RobFPGA
19. 

    Verilog сравнение данных в массиве

    andrewkrot
    • 5 replies
    • 1,463 views
    • August 3, 2022
    • Посл. сообщение: Serhiy_UA
20. 

    Интересно почитать новый стандарт на SystemVerilog.

    Fynjisx
    • 8 replies
    • 2,007 views
    • July 22, 2022
    • Посл. сообщение: one_eight_seven
21. 

    pipeline 2 bytes to 3 bytes

    Maverick_
    • 13 replies
    • 1,564 views
    • July 6, 2022
    • Посл. сообщение: des00
22. 

    vhdl не жрет ф-ю из library. Что делаю не так ?

    gosha
    • 4 replies
    • 795 views
    • July 4, 2022
    • Посл. сообщение: gosha
23. 

    Операция умножения чисел

    sir-somebody
    • 3 replies
    • 1,109 views
    • June 17, 2022
    • Посл. сообщение: des00
24. 

    Очерёдность событий в systemverilog

    Tsegorah
    • 2 replies
    • 635 views
    • June 16, 2022
    • Посл. сообщение: ZwergNase
25. 

    Проблема с конечным автоматом.

    jenya7
    • 10 replies
    • 1,106 views
    • June 7, 2022
    • Посл. сообщение: Maverick_
26. 

    Конфигурируемый приемник RS-232 1 2

    lyaksandrov
    • 27 replies
    • 3,483 views
    • June 5, 2022
    • Посл. сообщение: Maverick_