[Maverick_ 17]

Всем привет

Просьба посмотреть симуляцию и архитектуру и проверить ограничения xdc (больше интересует правильность xdc)

 

async_fifo.7z

[Maverick_ 17]

запамятовал вложить

const.xdc

[Maverick_ 17]

Помогите написать правильно xdc

Пожалуйста 

[1891ВМ12Я 0]

On 2/10/2024 at 12:14 AM, Maverick_ said:

Помогите написать правильно xdc

Уточните пожалуйста, это самодельный FIFO? Дело в том, что я быть может ошибочно, применяю штатные FIFO ради устранения необходимости писать свои правила XDC. Или у AXI FIFO из стандартного каталога какие то иные условия? Всё же, если речь про самодельный блок, это хотелось бы особо отметить.

[Maverick_ 17]

On 2/15/2024 at 1:09 AM, 1891ВМ12Я said:

Уточните пожалуйста, это самодельный FIFO? Дело в том, что я быть может ошибочно, применяю штатные FIFO ради устранения необходимости писать свои правила XDC. Или у AXI FIFO из стандартного каталога какие то иные условия? Всё же, если речь про самодельный блок, это хотелось бы особо отметить.

Да это самодельный FIFO

Я стандартный еще не смотрел, здесь же есть режим пакетный режим 

в генерике 

 G_PKT_WIDTH   : natural                         := 0; -- Width of the packet counters in FIFO in packet mode (0 to disable)

Т.е. пакет будет выдаваться непрерывно без пауз...

PS Да думаю стандартный  тоже подойдет, но хотел попробовать свое... 

очень хочу разобраться с xdc для двуклокового фифо - архитектура вроде правильная - прошу помощи...

[Maverick_ 17]

не уже ли никто ничего не знает? 

 

[1891ВМ12Я 0]

Посмотрел код, поверхностно. Вижу что стандартные блоки BRAM не применяются, просто как массивы регистров, хотя я вериложник и VHDL не сильно понимаю, type mem_array is array - вот это и есть массив памяти?

 

Есть ли возможность нарисовать на бумаге структуру этой разработки и сфотографировать в эту тему (обычно просто на бумаге рисовать удобно и легко фотографировать). Я бы делал 1 центральную часть, и две боковые - одна на стороне записи, вторая чтение. И так, мне видится, пусть было бы не круто как у оригинальных FIFO, с огромным latency, но имея центральную часть на частоте одной из двух частей, было бы сравнительно просто. Склоняюсь к частоте именно со стороне записи, потому что если чтение не получит данные это не беда, а если захлебнется сторона записи - хуже.

 

Я бы нарисовал реально на бумаге структуру, может кто то увидит как всё взаимосвязано и поможет.

[Maverick_ 17]

RTL просмотровщик схемы помогает

Симуляця работает...