3,354 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   pipeline delay

   Maverick_
   • 12 replies
   • 1,279 views
   • April 12, 2023
   • Посл. сообщение: Maverick_
3. 

   ошибка в ISIM vivado

   Maverick_
   • 2 replies
   • 582 views
   • April 11, 2023
   • Посл. сообщение: Maverick_
4. 

   fft vivado 2019.1

   Maverick_
   • 3 replies
   • 985 views
   • April 6, 2023
   • Посл. сообщение: Art55555
5. 

   найти 2 максимума в потоке 1 2

   Maverick_
   • 15 replies
   • 1,782 views
   • March 30, 2023
   • Посл. сообщение: des00
6. 

   проблема с симуляцией в isim (vivado)

   Maverick_
   • 2 replies
   • 632 views
   • March 27, 2023
   • Посл. сообщение: Zversky
7. 

   Расходятся результаты моделирования и синтеза

   OparinVD
   • 5 replies
   • 678 views
   • March 10, 2023
   • Посл. сообщение: OparinVD
8. 

   Что лучше в VHDL case или if-elsif

   jenya7
   • 6 replies
   • 1,204 views
   • March 10, 2023
   • Посл. сообщение: OparinVD
9. 

   VHDL, не могу найти красивого решения

   OparinVD
   • 4 replies
   • 924 views
   • March 6, 2023
   • Посл. сообщение: OparinVD
10. 

    Вызов одного и того же инстанса из нескольких модулей

    manchini
    • 9 replies
    • 1,458 views
    • February 15, 2023
    • Посл. сообщение: manchini
11. 

    $readmemh в Верилоге

    sherr
    • 14 replies
    • 2,741 views
    • February 10, 2023
    • Посл. сообщение: DanilinS
12. 

    Verilog объявление глубины массивов

    dimka76
    • 3 replies
    • 775 views
    • February 4, 2023
    • Посл. сообщение: lexx
13. 

    Объявление генериков

    jenya7
    • 3 replies
    • 631 views
    • January 26, 2023
    • Посл. сообщение: gridinp
14. 

    "Слепок" проекта для занесения в RTL

    Zversky
    • 12 replies
    • 1,578 views
    • December 21, 2022
    • Посл. сообщение: makc
15. 

    DCT vhdl

    kola
    • 7 replies
    • 1,164 views
    • December 14, 2022
    • Посл. сообщение: des00
16. 

    Как правильно описать мультиплексор

    Вадим Н.
    • 12 replies
    • 1,708 views
    • December 13, 2022
    • Посл. сообщение: sazh
17. 

    Синтез статических классов SV

    des00
    • 8 replies
    • 1,280 views
    • December 12, 2022
    • Посл. сообщение: des00
18. 

    проблема с симуляцией

    Maverick_
    • 10 replies
    • 1,724 views
    • December 10, 2022
    • Посл. сообщение: kenezoer
19. 

    Конвертор AHDL(.tdf) в Verilog/VHDL?

    Koluchiy
    • 12 replies
    • 1,599 views
    • December 7, 2022
    • Посл. сообщение: Zversky
20. 

    Автомат универсального регистра

    SarBon88
    • 4 replies
    • 1,010 views
    • December 3, 2022
    • Посл. сообщение: iosifk
21. 

    Два такта на состояние

    jenya7
    • 4 replies
    • 724 views
    • November 22, 2022
    • Посл. сообщение: jenya7
22. 

    SV: динамическое вычисление аттрибутов

    alexadmin
    • 7 replies
    • 1,055 views
    • November 18, 2022
    • Посл. сообщение: alexadmin
23. 

    Прошу помощи в повышении тактовой частоты модуля

    Maverick_
    • 12 replies
    • 1,285 views
    • November 12, 2022
    • Посл. сообщение: Maverick_
24. 

    Использование Record type 1 2

    jenya7
    • 23 replies
    • 2,028 views
    • November 3, 2022
    • Посл. сообщение: yes
25. 

    Работа с case

    jenya7
    • 11 replies
    • 1,282 views
    • October 18, 2022
    • Посл. сообщение: jenya7
26. 

    повышение частоты clock на verilog

    Вадим Н.
    • 7 replies
    • 1,712 views
    • October 14, 2022
    • Посл. сообщение: iosifk