Перейти к содержанию
Поиск
    

Verilog, VHDL, AHDL, SystemC, SystemVerilog и др.

В форуме 3 323 темы

Языки проектирования на ПЛИС (FPGA)

  1.  
    Название темы
    Автор
    Статистика
    Последнее сообщение

  2. Возможен ли ifdef, автоматически проверяющий название симулятора/синтезатора?

    VoltageCurrent
    • 4 ответа
    • 468 просмотров

  3. Xilinx создание coe file

    IgorMov
    • 14 ответов
    • 1 467 просмотров

  4. UART и полтора стоп-бита. Как проверить?

    VoltageCurrent
    • 9 ответов
    • 1 528 просмотров

  5. Тип type в parameter модуля (немного экзотики в SV)

    RobFPGA
    • 7 ответов
    • 1 189 просмотров

  6. рекурсивные модули, а что так можно было?

    yes
    • 6 ответов
    • 925 просмотров

  7. Клоки AXI-шины в пользовательком IP

    Vadim_nsk
    • 9 ответов
    • 1 105 просмотров

  8. testbench AXI VHDL 1 2

    Vadim_nsk
    • 20 ответов
    • 1 593 просмотра

  9. Задержки в RTL для чего?

    Zversky
    • 6 ответов
    • 896 просмотров

  10. Verilog сравнение данных в массиве

    andrewkrot
    • 5 ответов
    • 1 042 просмотра

  11. Интересно почитать новый стандарт на SystemVerilog.

    Fynjisx
    • 8 ответов
    • 1 224 просмотра

  12. pipeline 2 bytes to 3 bytes

    Maverick_
    • 13 ответов
    • 1 198 просмотров

  13. vhdl не жрет ф-ю из library. Что делаю не так ?

    gosha
    • 4 ответа
    • 645 просмотров

  14. Операция умножения чисел

    sir-somebody
    • 3 ответа
    • 963 просмотра

  15. Очерёдность событий в systemverilog

    Tsegorah
    • 2 ответа
    • 495 просмотров

  16. Проблема с конечным автоматом.

    jenya7
    • 10 ответов
    • 842 просмотра

  17. Конфигурируемый приемник RS-232 1 2

    lyaksandrov
    • 27 ответов
    • 2 793 просмотра

  18. Как в SystemVerilog использовать результат вычислений функции в качестве параметра модуля?

    VoltageCurrent
    • 9 ответов
    • 624 просмотра

  19. Как убрать временной анализ частоты от порта до pll 1 2

    Michael358
    • 18 ответов
    • 1 392 просмотра

  20. Testbench, формирующий импульсы с нарастающей длительностью 1 2

    AnatolySh
    • 15 ответов
    • 1 248 просмотров

  21. Как в Quartus разбить длинную строковую константу на двое?

    VoltageCurrent
    • 2 ответа
    • 510 просмотров

  22. Не обнуляется переменная в цикле в systemverilog 1 2

    Tsegorah
    • 21 ответ
    • 924 просмотра

  23. Быстродействие LPM_DIVIDE

    Michael358
    • 14 ответов
    • 1 265 просмотров

  24. Возможно ли при синтезе кода SV выдавать ошибку при определённых значениях параметров?

    VoltageCurrent
    • 3 ответа
    • 292 просмотра

  25. Как обрезать нижние биты параметра?

    VoltageCurrent
    • 4 ответа
    • 526 просмотров

  26. Как получить список файлов в рабочей директории на systemverilog?

    Tsegorah
    • 5 ответов
    • 490 просмотров

0 участников просматривают этот форум

0 участников, 0 гостей, 0 скрытых участников.

Модерируется

aosp , vetal , des00

Обозначения

Открытая тема (есть новые ответы) Открытая тема (нет новых ответов)
Горячая тема (есть новые ответы) Горячая тема (нет новых ответов)
Опрос (есть новые ответы) Опрос (нет новых ответов)
Рекомендованная тема Закрепленная тема
Тема закрыта Тема перемещена

  • Последние посетители   0 пользователей онлайн

    • Ни одного зарегистрированного пользователя не просматривает данную страницу
×
×
  • Создать...