В форуме 2 945 тем

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2.  

   Важно    Документация на System Verilog

   • 1
   • 2
   • 3
   • 4
   • 18

   dimasen
   • 268 ответов
   • 77 616 просмотров
   • 1 августа
   • Посл. сообщение: Мур
3.  

   Важно    Ссылки на готовые описания модулей на форуме

   • 1
   • 2

   Maverick_
   • 24 ответа
   • 16 939 просмотров
   • 28 июня
   • Посл. сообщение: Мур
4.  

   Важно    Языки описания свойств аппаратуры

   • 1
   • 2
   • 3
   • 4

   CaPpuCcino
   • 49 ответов
   • 34 158 просмотров
   • 20 мая
   • Посл. сообщение: Мур
5.  

   Важно    FAQ по языкам описания аппаратуры

   • 1
   • 2
   • 3
   • 4
   • 10

   makc
   • 138 ответов
   • 51 987 просмотров
   • 4 апреля
   • Посл. сообщение: Flip-fl0p
6.  

   Важно    xHDL. Хрестоматия для начинающих :)

   • 1
   • 2
   • 3
   • 4

   MurrVK
   • 59 ответов
   • 51 308 просмотров
   • 13 ноября, 2017
   • Посл. сообщение: Mikhail B.
7.  

   Важно    Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык

   • 1
   • 2
   • 3
   • 4
   • 6

   Vadim
   • 80 ответов
   • 32 512 просмотра
   • 16 января, 2017
   • Посл. сообщение: warrior-2001
8.  

   Считать состояние выхода

   jenya7
   • 6 ответов
   • 73 просмотра
   • 16 минут назад
   • Посл. сообщение: Flip-fl0p
9.  

   FEC на ПЛИС

   • 1
   • 2
   • 3
   • 4
   • 11

   des00
   • 159 ответов
   • 29 644 просмотра
   • 5 октября
   • Посл. сообщение: Grizzly
10.  

    Правильное объявление pll

    alex1985
    • 3 ответа
    • 333 просмотра
    • 3 октября
    • Посл. сообщение: Darky777
11.  

    Низкоуровневая верификация TCP/IP стека в FPGA

    RobFPGA
    • 2 ответа
    • 228 просмотров
    • 28 сентября
    • Посл. сообщение: RobFPGA
12.  

    Как правильно написать task automatic на System Verilog

    Koluchiy
    • 3 ответа
    • 150 просмотров
    • 28 сентября
    • Посл. сообщение: Koluchiy
13.  

    Десятичное представление сигнала

    jenya7
    • 14 ответов
    • 438 просмотров
    • 25 сентября
    • Посл. сообщение: quato_a
14.  

    как передать generic из вхдл в схематик?

    GAYVER
    • 4 ответа
    • 261 просмотр
    • 24 сентября
    • Посл. сообщение: RobFPGA
15.  

    SMI протокол на VHDL

    jenya7
    • 5 ответов
    • 508 просмотров
    • 18 сентября
    • Посл. сообщение: Viktuar
16.  

    Проблема с комментариями Quartus II

    Ensider
    • 8 ответов
    • 1 259 просмотров
    • 15 сентября
    • Посл. сообщение: GeorgK
17.  

    описание машины состояний

    john72
    • 3 ответа
    • 1 050 просмотров
    • 5 сентября
    • Посл. сообщение: dvladim
18.  

    новичок, string

    nomerlin
    • 14 ответов
    • 986 просмотров
    • 5 сентября
    • Посл. сообщение: iosifk
19.  

    Вопрос по передаче параметра в процедуру на VHDL

    DSIoffe
    • 5 ответов
    • 1 317 просмотров
    • 29 августа
    • Посл. сообщение: DSIoffe
20.  

    компактная запись парралельного однотипного действия

    dimone
    • 10 ответов
    • 2 899 просмотров
    • 21 августа
    • Посл. сообщение: Kluwer
21.  

    Вопрос по работе CASE в Verilog

    jurist
    • 11 ответов
    • 1 952 просмотра
    • 13 августа
    • Посл. сообщение: iosifk
22.  

    clock LED (verilog)

    demsp
    • 13 ответов
    • 2 782 просмотра
    • 9 августа
    • Посл. сообщение: RobFPGA
23.  

    UVM port export

    AVR
    • 13 ответов
    • 2 772 просмотра
    • 9 августа
    • Посл. сообщение: AVR
24.  

    FIFO на VHDL

    • 1
    • 2

    jenya7
    • 29 ответов
    • 2 668 просмотров
    • 7 августа
    • Посл. сообщение: Tpeck
25.  

    Cyclone III, констрейны

    alex1985
    • 14 ответов
    • 2 420 просмотров
    • 5 августа
    • Посл. сообщение: alex1985
26.  

    Задержка сигнала на Verilog

    sidy
    • 6 ответов
    • 2 377 просмотров
    • 11 июля
    • Посл. сообщение: RobFPGA