В форуме 2 950 тем

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2.  

   Важно    Документация на System Verilog

   • 1
   • 2
   • 3
   • 4
   • 18

   dimasen
   • 269 ответов
   • 78 550 просмотров
   • 8 ноября
   • Посл. сообщение: topor_topor
3.  

   Важно    Ссылки на готовые описания модулей на форуме

   • 1
   • 2

   Maverick_
   • 24 ответа
   • 17 278 просмотров
   • 28 июня
   • Посл. сообщение: Мур
4.  

   Важно    Языки описания свойств аппаратуры

   • 1
   • 2
   • 3
   • 4

   CaPpuCcino
   • 49 ответов
   • 34 426 просмотров
   • 20 мая
   • Посл. сообщение: Мур
5.  

   Важно    FAQ по языкам описания аппаратуры

   • 1
   • 2
   • 3
   • 4
   • 10

   makc
   • 138 ответов
   • 52 411 просмотр
   • 4 апреля
   • Посл. сообщение: Flip-fl0p
6.  

   Важно    xHDL. Хрестоматия для начинающих :)

   • 1
   • 2
   • 3
   • 4

   MurrVK
   • 59 ответов
   • 51 699 просмотров
   • 13 ноября, 2017
   • Посл. сообщение: Mikhail B.
7.  

   Важно    Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык

   • 1
   • 2
   • 3
   • 4
   • 6

   Vadim
   • 80 ответов
   • 32 933 просмотра
   • 16 января, 2017
   • Посл. сообщение: warrior-2001
8.  

   Ошибка с преобразованиями типов

   serjz
   • 2 ответа
   • 41 просмотр
   • 5 часов назад
   • Посл. сообщение: Flip-fl0p
9.  

   FEC на ПЛИС

   • 1
   • 2
   • 3
   • 4
   • 11

   des00
   • 164 ответа
   • 30 659 просмотров
   • среда в 18:42
   • Посл. сообщение: Grizzly
10.  

    Новые версии Quartus и временные ограничения

    KWIer
    • 12 ответов
    • 536 просмотров
    • 29 октября
    • Посл. сообщение: Zwerg_nase
11.  

    Низкоуровневая верификация TCP/IP стека в FPGA

    • 1
    • 2
    • 3

    RobFPGA
    • 30 ответов
    • 1 390 просмотров
    • 28 октября
    • Посл. сообщение: fguy
12.  

    Сигнал типа STD_LOGIC, VHDL - прием и передача одновременно не работают

    andrei_moiseev
    • 2 ответа
    • 123 просмотра
    • 25 октября
    • Посл. сообщение: andrew_b
13.  

    VHDL alias

    alexadmin
    • 0 ответов
    • 127 просмотров
    • 23 октября
    • Посл. сообщение: alexadmin
14.  

    verilog: parameter in ifdef

    andrew_b
    • 4 ответа
    • 179 просмотров
    • 23 октября
    • Посл. сообщение: Zwerg_nase
15.  

    Как правильно написать task automatic на System Verilog

    Koluchiy
    • 8 ответов
    • 399 просмотров
    • 19 октября
    • Посл. сообщение: dxp
16.  

    SMI протокол на VHDL

    jenya7
    • 9 ответов
    • 659 просмотров
    • 18 октября
    • Посл. сообщение: wolfman
17.  

    Тестбенч в МоделСим не работает.

    jenya7
    • 9 ответов
    • 154 просмотра
    • 18 октября
    • Посл. сообщение: Flip-fl0p
18.  

    Проблема чтения байта по SPI.

    jenya7
    • 4 ответа
    • 168 просмотров
    • 17 октября
    • Посл. сообщение: jenya7
19.  

    Считать состояние выхода

    jenya7
    • 7 ответов
    • 169 просмотров
    • 15 октября
    • Посл. сообщение: jenya7
20.  

    Правильное объявление pll

    alex1985
    • 3 ответа
    • 410 просмотров
    • 3 октября
    • Посл. сообщение: Darky777
21.  

    Десятичное представление сигнала

    jenya7
    • 14 ответов
    • 480 просмотров
    • 25 сентября
    • Посл. сообщение: quato_a
22.  

    как передать generic из вхдл в схематик?

    GAYVER
    • 4 ответа
    • 316 просмотров
    • 24 сентября
    • Посл. сообщение: RobFPGA
23.  

    Проблема с комментариями Quartus II

    Ensider
    • 8 ответов
    • 1 330 просмотров
    • 15 сентября
    • Посл. сообщение: GeorgK
24.  

    описание машины состояний

    john72
    • 3 ответа
    • 1 102 просмотра
    • 5 сентября
    • Посл. сообщение: dvladim
25.  

    новичок, string

    nomerlin
    • 14 ответов
    • 1 022 просмотра
    • 5 сентября
    • Посл. сообщение: iosifk
26.  

    Вопрос по передаче параметра в процедуру на VHDL

    DSIoffe
    • 5 ответов
    • 1 364 просмотра
    • 29 августа
    • Посл. сообщение: DSIoffe