Языки проектирования на ПЛИС (FPGA)

3026 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2.  

   Документация на System Verilog

   • 1
   • 2
   • 3
   • 4
   • 19

   dimasen
   • 279 replies
   • 85629 views
   • April 30
   • Посл. сообщение: RobFPGA
3.  

   Ссылки на готовые описания модулей на форуме

   • 1
   • 2

   Maverick_
   • 24 replies
   • 18767 views
   • June 28, 2018
   • Посл. сообщение: Мур
4.  

   Языки описания свойств аппаратуры

   • 1
   • 2
   • 3
   • 4

   CaPpuCcino
   • 49 replies
   • 36055 views
   • May 20, 2018
   • Посл. сообщение: Мур
5.  

   FAQ по языкам описания аппаратуры

   • 1
   • 2
   • 3
   • 4
   • 10

   makc
   • 138 replies
   • 54953 views
   • April 4, 2018
   • Посл. сообщение: Flip-fl0p
6.  

   xHDL. Хрестоматия для начинающих :)

   • 1
   • 2
   • 3
   • 4

   MurrVK
   • 59 replies
   • 53864 views
   • November 13, 2017
   • Посл. сообщение: Mikhail B.
7.  

   Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык

   • 1
   • 2
   • 3
   • 4
   • 6

   Vadim
   • 80 replies
   • 35161 views
   • January 16, 2017
   • Посл. сообщение: warrior-2001
8.  

   О проблеме инициализации 2D массива Verilog

   mirobest
   • 2 replies
   • 241 views
   • Friday at 06:30 AM
   • Посл. сообщение: AVR
9.  

   Реально ли повысить быстродействие?

   _sda
   • 2 replies
   • 160 views
   • August 15
   • Посл. сообщение: _sda
10.  

    Помощь в написании интегратора и БИХ фильтра на VERILOG

    • 1
    • 2

    Aleksey25
    • 21 replies
    • 475 views
    • August 15
    • Посл. сообщение: Skryppy
11.  

    Оператор when - else в VHDL

    DSIoffe
    • 10 replies
    • 257 views
    • August 13
    • Посл. сообщение: Skryppy
12.  

    вопрос по avalon MM

    • 1
    • 2

    Maverick_
    • 20 replies
    • 581 views
    • August 12
    • Посл. сообщение: Maverick_
13.  

    Организация проекта на System Verilog

    djhall
    • 5 replies
    • 240 views
    • August 8
    • Посл. сообщение: des00
14.  

    verilog длинные числа в localparam в Verilog

    Juzujka
    • 5 replies
    • 185 views
    • August 6
    • Посл. сообщение: Doka
15.  

    Синхронизация процессов на vhdl

    • 1
    • 2

    Andy78
    • 19 replies
    • 461 views
    • August 5
    • Посл. сообщение: Plain
16.  

    Очистка RAM на SystemVerilog

    • 1
    • 2

    Perdachillo
    • 22 replies
    • 467 views
    • August 5
    • Посл. сообщение: Nick_K
17.  

    Синхронный интерфейс асинхронной шины

    • 1
    • 2

    MaratZuev
    • 21 replies
    • 534 views
    • August 1
    • Посл. сообщение: RobFPGA
18.  

    Сравнение двух реализаций одного и того же модуля

    MaratZuev
    • 3 replies
    • 238 views
    • August 1
    • Посл. сообщение: lexx
19.  

    SystemVerilog cгенерировать произвольное количество reg

    Kapsik
    • 4 replies
    • 156 views
    • July 31
    • Посл. сообщение: nice_vladi
20.  

    Проверка частоты средствами ПЛИС, SV

    new123
    • 10 replies
    • 237 views
    • July 30
    • Посл. сообщение: iosifk
21.  

    systemverilog Создание энкодера для регистра сдвига

    Nick_K
    • 11 replies
    • 294 views
    • July 29
    • Посл. сообщение: Nick_K
22.  

    Покритикуйте FIFO

    Dantist2k17
    • 7 replies
    • 242 views
    • July 26
    • Посл. сообщение: RobFPGA
23.  

    LVDS ошибки..

    • 1
    • 2

    PICNICK
    • 18 replies
    • 618 views
    • July 24
    • Посл. сообщение: PICNICK
24.  

    Чтение из файла в vhdl

    big_ben
    • 4 replies
    • 191 views
    • July 24
    • Посл. сообщение: big_ben
25.  

    Непонятный момент

    jenya7
    • 8 replies
    • 216 views
    • July 23
    • Посл. сообщение: RobFPGA
26.  

    Конструкция while - loop

    • 1
    • 2

    jenya7
    • 20 replies
    • 543 views
    • July 17
    • Посл. сообщение: andrew_b