В форуме 2 965 тем

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2.  

   Важно    Документация на System Verilog

   • 1
   • 2
   • 3
   • 4
   • 19

   dimasen
   • 270 ответов
   • 79 331 просмотр
   • среда в 18:06
   • Посл. сообщение: svatoslav_p
3.  

   Важно    Ссылки на готовые описания модулей на форуме

   • 1
   • 2

   Maverick_
   • 24 ответа
   • 17 506 просмотров
   • 28 июня
   • Посл. сообщение: Мур
4.  

   Важно    Языки описания свойств аппаратуры

   • 1
   • 2
   • 3
   • 4

   CaPpuCcino
   • 49 ответов
   • 34 644 просмотра
   • 20 мая
   • Посл. сообщение: Мур
5.  

   Важно    FAQ по языкам описания аппаратуры

   • 1
   • 2
   • 3
   • 4
   • 10

   makc
   • 138 ответов
   • 52 742 просмотра
   • 4 апреля
   • Посл. сообщение: Flip-fl0p
6.  

   Важно    xHDL. Хрестоматия для начинающих :)

   • 1
   • 2
   • 3
   • 4

   MurrVK
   • 59 ответов
   • 51 974 просмотра
   • 13 ноября, 2017
   • Посл. сообщение: Mikhail B.
7.  

   Важно    Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык

   • 1
   • 2
   • 3
   • 4
   • 6

   Vadim
   • 80 ответов
   • 33 261 просмотр
   • 16 января, 2017
   • Посл. сообщение: warrior-2001
8.  

   Методы борьбы с антиблюминогом

   another_one
   • 9 ответов
   • 314 просмотра
   • пятница в 22:49
   • Посл. сообщение: Nik.
9.  

   Деление на VHDL

   andrei_moiseev
   • 5 ответов
   • 382 просмотра
   • пятница в 17:11
   • Посл. сообщение: andrei_moiseev
10.  

    case с большим числом условий в verilog

    Lutovid
    • 7 ответов
    • 209 просмотров
    • четверг в 11:12
    • Посл. сообщение: Lutovid
11.  

    Как сделать двунаправленный бит (как в микроконтроллерах)?

    flammmable
    • 6 ответов
    • 131 просмотр
    • четверг в 11:00
    • Посл. сообщение: RobFPGA
12.  

    PCIe Gen3 PHY

    • 1
    • 2

    kex
    • 17 ответов
    • 660 просмотров
    • 4 декабря
    • Посл. сообщение: warrior-2001
13.  

    [Verilog] - Посчитать количество установленных бит в 32'b переменной

    BloomJack
    • 10 ответов
    • 483 просмотра
    • 3 декабря
    • Посл. сообщение: _Ivan_
14.  

    Нужна помощь со схемой VHDL

    astrilet
    • 3 ответа
    • 259 просмотров
    • 2 декабря
    • Посл. сообщение: MrGalaxy
15.  

    verilog: Унарное кодирование

    BloomJack
    • 1 ответ
    • 144 просмотра
    • 30 ноября
    • Посл. сообщение: RobFPGA
16.  

    Помогите разобрать ~(^{,})

    another_one
    • 1 ответ
    • 214 просмотра
    • 27 ноября
    • Посл. сообщение: _pv
17.  

    If-else vs тернарный оператор - вне блока always

    flammmable
    • 14 ответов
    • 398 просмотров
    • 27 ноября
    • Посл. сообщение: des00
18.  

    Зачем нужны структуры в SV?

    flammmable
    • 3 ответа
    • 212 просмотра
    • 26 ноября
    • Посл. сообщение: flammmable
19.  

    Данные в регистре.

    jenya7
    • 9 ответов
    • 227 просмотров
    • 25 ноября
    • Посл. сообщение: Flip-fl0p
20.  

    Запись в РАМ.

    jenya7
    • 4 ответа
    • 255 просмотров
    • 22 ноября
    • Посл. сообщение: jenya7
21.  

    Синтаксис vhdl

    grafng
    • 1 ответ
    • 152 просмотра
    • 21 ноября
    • Посл. сообщение: Flip-fl0p
22.  

    Не могу применить rising_edge

    jenya7
    • 8 ответов
    • 277 просмотров
    • 19 ноября
    • Посл. сообщение: topor_topor
23.  

    verilog: parameter in ifdef

    andrew_b
    • 5 ответов
    • 292 просмотра
    • 19 ноября
    • Посл. сообщение: AVR
24.  

    Ошибка с преобразованиями типов

    serjz
    • 12 ответов
    • 303 просмотра
    • 18 ноября
    • Посл. сообщение: TRILLER
25.  

    FEC на ПЛИС

    • 1
    • 2
    • 3
    • 4
    • 12

    des00
    • 166 ответов
    • 31 317 просмотров
    • 17 ноября
    • Посл. сообщение: DuHast
26.  

    Новые версии Quartus и временные ограничения

    KWIer
    • 12 ответов
    • 650 просмотров
    • 29 октября
    • Посл. сообщение: Zwerg_nase