Языки проектирования на ПЛИС (FPGA)

3153 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение

2. Документация на System Verilog 1 2 3 4 20

   dimasen
   • 291 replies
   • 93626 views
   • December 27, 2020
   • Посл. сообщение: yamantau

3. Ссылки на готовые описания модулей на форуме 1 2 3

   Maverick_
   • 32 replies
   • 22604 views
   • April 8, 2020
   • Посл. сообщение: Maverick_

4. Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык 1 2 3 4 6

   Vadim
   • 82 replies
   • 38233 views
   • October 25, 2019
   • Посл. сообщение: Flip-fl0p

5. Языки описания свойств аппаратуры 1 2 3 4

   CaPpuCcino
   • 49 replies
   • 38234 views
   • May 20, 2018
   • Посл. сообщение: Мур

6. FAQ по языкам описания аппаратуры 1 2 3 4 10

   makc
   • 138 replies
   • 57660 views
   • April 4, 2018
   • Посл. сообщение: Flip-fl0p

7. xHDL. Хрестоматия для начинающих :) 1 2 3 4

   MurrVK
   • 59 replies
   • 56062 views
   • November 13, 2017
   • Посл. сообщение: Mikhail B.

8. Инициализация памяти в VHDL (Quartus - ModelSim)

   mixa7109
   • 9 replies
   • 242 views
   • 17 hours ago
   • Посл. сообщение: andrew_b

9. сборка шины verilog

   ysmat
   • 3 replies
   • 179 views
   • Friday at 01:56 AM
   • Посл. сообщение: dxp

10. Altera UFM без шины Avalon

    flammmable
    • 7 replies
    • 515 views
    • Thursday at 07:51 AM
    • Посл. сообщение: umarsohod

11. System Verilog - Ширина регистра как результат вычисления функции

    dde29
    • 4 replies
    • 282 views
    • January 18
    • Посл. сообщение: des00

12. Разрядность операндов в контекстно-зависимом выражении

    TRILLER
    • 5 replies
    • 185 views
    • January 16
    • Посл. сообщение: TRILLER

13. Инвертирование структуры в SytemVerilog

    oleg679976
    • 8 replies
    • 439 views
    • January 13
    • Посл. сообщение: RobFPGA

14. Кастомизация экземпляров модулей через параметры и оптимизатор

    new123
    • 12 replies
    • 405 views
    • December 23, 2020
    • Посл. сообщение: lexx

15. Нестандартные контроллеры DDR

    flammmable
    • 2 replies
    • 253 views
    • December 23, 2020
    • Посл. сообщение: des00

16. Актуальный размер структуры определенной в interface

    RobFPGA
    • 6 replies
    • 445 views
    • December 20, 2020
    • Посл. сообщение: RobFPGA

17. А использует ли кто-нибудь chisel в своей практие RTL кодинга?

    yes
    • 1 reply
    • 244 views
    • December 18, 2020
    • Посл. сообщение: Mad_kvmg

18. Литература по VHDL 1 2 3

    AntonB
    • 31 replies
    • 1447 views
    • December 14, 2020
    • Посл. сообщение: Strob

19. Как грамотнее оформить код SV для HDMI?

    flammmable
    • 8 replies
    • 412 views
    • December 2, 2020
    • Посл. сообщение: RobFPGA

20. Имопрт нетлиста из CAD Pulsonix в Quartus

    Nagisa
    • 1 reply
    • 279 views
    • November 29, 2020
    • Посл. сообщение: Nagisa

21. Использование VUnit в Tb на SystemVerilog

    AntonB
    • 1 reply
    • 303 views
    • November 24, 2020
    • Посл. сообщение: AntonB

22. Вызов функции из другой функции(или таска) SystemVerilog

    AntonB
    • 1 reply
    • 193 views
    • November 24, 2020
    • Посл. сообщение: des00

23. Отделение tasks в отдельный файл, SystemVerilog

    new123
    • 13 replies
    • 326 views
    • November 20, 2020
    • Посл. сообщение: Nick_K

24. Оптимизация кода на Verilog

    evmal06
    • 4 replies
    • 367 views
    • November 19, 2020
    • Посл. сообщение: evmal06

25. Доступ к сигналам внутренних компонент в TestBench(Verilog) 1 2

    AntonB
    • 15 replies
    • 468 views
    • November 19, 2020
    • Посл. сообщение: RobFPGA

26. System verilog двумерный массив

    Kostochkin
    • 4 replies
    • 187 views
    • November 18, 2020
    • Посл. сообщение: Kostochkin