Языки проектирования на ПЛИС (FPGA)

3131 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение

2. Документация на System Verilog 1 2 3 4 20

   dimasen
   • 290 replies
   • 92188 views
   • October 7
   • Посл. сообщение: _4afc_

3. Ссылки на готовые описания модулей на форуме 1 2 3

   Maverick_
   • 32 replies
   • 22184 views
   • April 8
   • Посл. сообщение: Maverick_

4. Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык 1 2 3 4 6

   Vadim
   • 82 replies
   • 37656 views
   • October 25, 2019
   • Посл. сообщение: Flip-fl0p

5. Языки описания свойств аппаратуры 1 2 3 4

   CaPpuCcino
   • 49 replies
   • 37798 views
   • May 20, 2018
   • Посл. сообщение: Мур

6. FAQ по языкам описания аппаратуры 1 2 3 4 10

   makc
   • 138 replies
   • 57200 views
   • April 4, 2018
   • Посл. сообщение: Flip-fl0p

7. xHDL. Хрестоматия для начинающих :) 1 2 3 4

   MurrVK
   • 59 replies
   • 55690 views
   • November 13, 2017
   • Посл. сообщение: Mikhail B.

8. Потребление клокового дерева 1 2

   Dr.Alex
   • 17 replies
   • 639 views
   • October 17
   • Посл. сообщение: Nick_K

9. Вопрос по SystemVerilog Sheduling semantics

   mikeT
   • 1 reply
   • 223 views
   • October 12
   • Посл. сообщение: LiNED

10. Вложенные циклы на Verilog 1 2

    flammmable
    • 22 replies
    • 539 views
    • October 6
    • Посл. сообщение: flammmable

11. Конфликты библиотек. Собираем наблюдения из практики. 1 2 3

    Мур
    • 31 replies
    • 1063 views
    • October 5
    • Посл. сообщение: Мур

12. Высококуровневые языки описания 1 2

    Vadim_nsk
    • 18 replies
    • 1347 views
    • October 2
    • Посл. сообщение: andrew_b

13. помощь скачать проект XILINX

    Maverick_
    • 3 replies
    • 368 views
    • September 29
    • Посл. сообщение: Flood

14. Systemverilog Interface мультиплексирование между двумя входами

    lexx
    • 7 replies
    • 268 views
    • September 29
    • Посл. сообщение: des00

15. констрейн на относительные задержки 1 2

    lkg47
    • 15 replies
    • 470 views
    • September 24
    • Посл. сообщение: des00

16. Не работает условие

    jenya7
    • 12 replies
    • 595 views
    • September 23
    • Посл. сообщение: wolfman

17. Головоломка конвейеризации в комбинационной логике. 1 2

    Мур
    • 19 replies
    • 895 views
    • September 21
    • Посл. сообщение: RobFPGA

18. Импорт типа данных из интерфейса

    Perdachillo
    • 10 replies
    • 376 views
    • September 14
    • Посл. сообщение: Nick_K

19. Нужен ли ресет? И как быть если он не заведен 1 2

    another_one
    • 16 replies
    • 792 views
    • September 12
    • Посл. сообщение: des00

20. BlockRam Latice to Altera

    Maverick_
    • 3 replies
    • 304 views
    • September 7
    • Посл. сообщение: Maverick_

21. Не синтезируется примитив [Solved]

    RadiatoR
    • 14 replies
    • 561 views
    • September 6
    • Посл. сообщение: RadiatoR

22. Создание параметра определённого типа

    Nick_K
    • 2 replies
    • 227 views
    • August 29
    • Посл. сообщение: Nick_K

23. Quartus-VHDL-Memory

    OLD_SHURiK
    • 8 replies
    • 472 views
    • August 21
    • Посл. сообщение: RobFPGA

24. Призрак ASIC бродит по России 1 2 3 4 11

    Мур
    • 161 replies
    • 6736 views
    • August 15
    • Посл. сообщение: Мур

25. Простой вопрос по прогону Бенча на SV для дизайна на VHDL

    Мур
    • 6 replies
    • 393 views
    • August 10
    • Посл. сообщение: des00

26. SystemVerilog. индекс элемента в структуре.

    Darky777
    • 10 replies
    • 280 views
    • August 7
    • Посл. сообщение: RobFPGA