3001 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2.  

   Документация на System Verilog

   • 1
   • 2
   • 3
   • 4
   • 19

   dimasen
   • 279 replies
   • 84568 views
   • April 30
   • Посл. сообщение: RobFPGA
3.  

   Ссылки на готовые описания модулей на форуме

   • 1
   • 2

   Maverick_
   • 24 replies
   • 18466 views
   • June 28, 2018
   • Посл. сообщение: Мур
4.  

   Языки описания свойств аппаратуры

   • 1
   • 2
   • 3
   • 4

   CaPpuCcino
   • 49 replies
   • 35736 views
   • May 20, 2018
   • Посл. сообщение: Мур
5.  

   FAQ по языкам описания аппаратуры

   • 1
   • 2
   • 3
   • 4
   • 10

   makc
   • 138 replies
   • 54462 views
   • April 4, 2018
   • Посл. сообщение: Flip-fl0p
6.  

   xHDL. Хрестоматия для начинающих :)

   • 1
   • 2
   • 3
   • 4

   MurrVK
   • 59 replies
   • 53393 views
   • November 13, 2017
   • Посл. сообщение: Mikhail B.
7.  

   Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык

   • 1
   • 2
   • 3
   • 4
   • 6

   Vadim
   • 80 replies
   • 34724 views
   • January 16, 2017
   • Посл. сообщение: warrior-2001
8.  

   verilog, использование встроенной ОЗУ MAX10

   • 1
   • 2

   michael.sysoev
   • 19 replies
   • 651 views
   • June 13
   • Посл. сообщение: michael.sysoev
9.  

   Генерация единичной матрицы на SV

   TamRazZ
   • 4 replies
   • 195 views
   • June 11
   • Посл. сообщение: des00
10.  

    Влияние смежных цепей на работу схемы.

    • 1
    • 2
    • 3

    Cianid
    • 40 replies
    • 1072 views
    • June 6
    • Посл. сообщение: dvlwork
11.  

    Делитель частоты clock-сигнала для клавиши

    demsp
    • 8 replies
    • 265 views
    • June 3
    • Посл. сообщение: demsp
12.  

    Задержка сигнала на Verilog

    • 1
    • 2
    • 3

    sidy
    • 36 replies
    • 3925 views
    • May 27
    • Посл. сообщение: des00
13.  

    Пользовательский препроцессор для Verilog'а

    Kluwer
    • 7 replies
    • 272 views
    • May 23
    • Посл. сообщение: dxp
14.  

    Реализация mutex на SV

    new123
    • 10 replies
    • 333 views
    • May 23
    • Посл. сообщение: des00
15.  

    Количество передаваемых переменных в модуль Verilog/SV

    Naixrim
    • 10 replies
    • 614 views
    • May 8
    • Посл. сообщение: lexx
16.  

    Verilog: работа с массивами - прошу подсказать как правильно

    • 1
    • 2

    Nagisa
    • 15 replies
    • 549 views
    • May 7
    • Посл. сообщение: new123
17.  

    задержки клоков

    dProtasenua
    • 5 replies
    • 403 views
    • May 7
    • Посл. сообщение: Doka
18.  

    VHDL Сложение STD_LOGIC_VECTOR

    Kostochkin
    • 11 replies
    • 333 views
    • May 7
    • Посл. сообщение: andrew_b
19.  

    VERILOG

    oleg-n
    • 8 replies
    • 484 views
    • May 5
    • Посл. сообщение: Plain
20.  

    фильтр

    nopak
    • 6 replies
    • 588 views
    • April 27
    • Посл. сообщение: nopak
21.  

    FEC на ПЛИС

    • 1
    • 2
    • 3
    • 4
    • 12

    des00
    • 172 replies
    • 34812 views
    • April 25
    • Посл. сообщение: des00
22.  

    вторичный клок, ПЛИС без PLL

    addi II
    • 6 replies
    • 467 views
    • April 22
    • Посл. сообщение: dvlwork
23.  

    FIFO на VHDL

    • 1
    • 2
    • 3
    • 4

    jenya7
    • 50 replies
    • 4108 views
    • April 15
    • Посл. сообщение: jenya7
24.  

    констрейны в Quartus или как боротся с ripple clock

    addi II
    • 13 replies
    • 469 views
    • April 12
    • Посл. сообщение: addi II
25.  

    Конструкция GENERATE

    Kostochkin
    • 3 replies
    • 397 views
    • April 2
    • Посл. сообщение: dvlwork
26.  

    две кнопки

    nopak
    • 9 replies
    • 401 views
    • March 31
    • Посл. сообщение: Nieve