Языки проектирования на ПЛИС (FPGA)

3077 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2.  

   Документация на System Verilog

   • 1
   • 2
   • 3
   • 4
   • 20

   dimasen
   • 286 replies
   • 88646 views
   • 2 hours ago
   • Посл. сообщение: one_eight_seven
3.  

   Ссылки на готовые описания модулей на форуме

   • 1
   • 2

   Maverick_
   • 29 replies
   • 20159 views
   • 19 hours ago
   • Посл. сообщение: MrGalaxy
4.  

   Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык

   • 1
   • 2
   • 3
   • 4
   • 6

   Vadim
   • 82 replies
   • 36404 views
   • October 25, 2019
   • Посл. сообщение: Flip-fl0p
5.  

   Языки описания свойств аппаратуры

   • 1
   • 2
   • 3
   • 4

   CaPpuCcino
   • 49 replies
   • 36826 views
   • May 20, 2018
   • Посл. сообщение: Мур
6.  

   FAQ по языкам описания аппаратуры

   • 1
   • 2
   • 3
   • 4
   • 10

   makc
   • 138 replies
   • 56009 views
   • April 4, 2018
   • Посл. сообщение: Flip-fl0p
7.  

   xHDL. Хрестоматия для начинающих :)

   • 1
   • 2
   • 3
   • 4

   MurrVK
   • 59 replies
   • 54722 views
   • November 13, 2017
   • Посл. сообщение: Mikhail B.
8.  

   SystemVerilog, сложение/вычитание неравных по размеру "переменных"

   new123
   • 3 replies
   • 279 views
   • February 14
   • Посл. сообщение: dxp
9.  

   В чём смысл такого сравнения?

   MaratZuev
   • 9 replies
   • 191 views
   • February 13
   • Посл. сообщение: MaratZuev
10.  

    Зачем последний else?

    MaratZuev
    • 7 replies
    • 320 views
    • February 13
    • Посл. сообщение: MaratZuev
11.  

    Инициализация ROM из файла в Verilog 2001.

    Tpeck
    • 6 replies
    • 149 views
    • February 12
    • Посл. сообщение: Tpeck
12.  

    Эквивалентны ли два модуля?

    • 1
    • 2

    MaratZuev
    • 19 replies
    • 658 views
    • February 11
    • Посл. сообщение: vt313
13.  

    Verilog как приравнять все биты регистра к 1

    Kostochkin
    • 3 replies
    • 159 views
    • February 10
    • Посл. сообщение: ViKo
14.  

    HDL + Modelsim. Доступ к внутренним модулям из testbench

    Flip-fl0p
    • 4 replies
    • 227 views
    • February 8
    • Посл. сообщение: Flip-fl0p
15.  

    SystemVerilog, доступ из нескольких экземпляров instance к общей памяти/регистрам

    new123
    • 6 replies
    • 149 views
    • February 5
    • Посл. сообщение: new123
16.  

    Выбор максимального значения из заданных параметров

    Dantist2k17
    • 10 replies
    • 311 views
    • February 5
    • Посл. сообщение: Самурай
17.  

    Массив параметризируемых интерфейсов

    Tik31
    • 5 replies
    • 279 views
    • February 2
    • Посл. сообщение: AVR
18.  

    вопрос обфускации верилог кода (SV)

    yes
    • 13 replies
    • 657 views
    • January 24
    • Посл. сообщение: yes
19.  

    Вопрос по Verilog

    • 1
    • 2

    mirobest
    • 22 replies
    • 719 views
    • January 20
    • Посл. сообщение: Strob
20.  

    Правильный констрейн на выход, как его выполнить

    dinam
    • 14 replies
    • 436 views
    • January 17
    • Посл. сообщение: Aleх
21.  

    Правильный констрейн на асинхронную запись/чтение

    new123
    • 11 replies
    • 533 views
    • January 13
    • Посл. сообщение: new123
22.  

    Реализация счетчика нажатия клавиш ps2

    Olena03
    • 3 replies
    • 208 views
    • January 3
    • Посл. сообщение: andrew_b
23.  

    Передача данных по USB

    • 1
    • 2

    Flip
    • 20 replies
    • 721 views
    • December 31, 2019
    • Посл. сообщение: andrew_b
24.  

    Топ на vhdl, инстанс на verilog

    addi II
    • 6 replies
    • 353 views
    • December 20, 2019
    • Посл. сообщение: addi II
25.  

    Передача упакованной структуры между модулями

    Perdachillo
    • 4 replies
    • 251 views
    • December 19, 2019
    • Посл. сообщение: RobFPGA
26.  

    bd dma. Не меняется stream data width

    big_ben
    • 6 replies
    • 192 views
    • December 17, 2019
    • Посл. сообщение: big_ben