3,294 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык 1 2 3 4 6

   Vadim
   • 83 replies
   • 42,091 views
   • October 24
   • Посл. сообщение: ovn
3. 

   Документация на System Verilog 1 2 3 4 20

   dimasen
   • 297 replies
   • 101,274 views
   • April 14
   • Посл. сообщение: des00
4. 

   Ссылки на готовые описания модулей на форуме 1 2 3

   Maverick_
   • 34 replies
   • 26,687 views
   • May 4, 2021
   • Посл. сообщение: Maverick_
5. 

   Языки описания свойств аппаратуры 1 2 3 4

   CaPpuCcino
   • 49 replies
   • 41,217 views
   • May 20, 2018
   • Посл. сообщение: Мур
6. 

   FAQ по языкам описания аппаратуры 1 2 3 4 10

   makc
   • 138 replies
   • 60,941 views
   • April 4, 2018
   • Посл. сообщение: Flip-fl0p
7. 

   xHDL. Хрестоматия для начинающих :) 1 2 3 4

   MurrVK
   • 59 replies
   • 58,510 views
   • November 13, 2017
   • Посл. сообщение: Mikhail B.
8. 

   проблема с симуляцией

   Maverick_
   • 8 replies
   • 585 views
   • Friday at 11:41 PM
   • Посл. сообщение: Maverick_
9. 

   Что такое TTCL, XIT, XSpice

   OparinVD
   • 0 replies
   • 93 views
   • Friday at 04:38 PM
   • Посл. сообщение: OparinVD
10. 

    verilog-modelsim автоматизация тестирования

    Вадим Н.
    • 14 replies
    • 579 views
    • Friday at 10:46 AM
    • Посл. сообщение: 1891ВМ12Я
11. 

    Конвертор AHDL(.tdf) в Verilog/VHDL?

    Koluchiy
    • 11 replies
    • 433 views
    • Wednesday at 09:28 PM
    • Посл. сообщение: wolfman
12. 

    Два такта на состояние

    jenya7
    • 4 replies
    • 223 views
    • November 22
    • Посл. сообщение: jenya7
13. 

    SV: динамическое вычисление аттрибутов

    alexadmin
    • 7 replies
    • 260 views
    • November 18
    • Посл. сообщение: alexadmin
14. 

    Прошу помощи в повышении тактовой частоты модуля

    Maverick_
    • 12 replies
    • 788 views
    • November 12
    • Посл. сообщение: Maverick_
15. 

    Использование Record type 1 2

    jenya7
    • 23 replies
    • 924 views
    • November 3
    • Посл. сообщение: yes
16. 

    Синтез статических классов SV

    des00
    • 1 reply
    • 305 views
    • October 25
    • Посл. сообщение: Maverick_
17. 

    Работа с case

    jenya7
    • 11 replies
    • 758 views
    • October 18
    • Посл. сообщение: jenya7
18. 

    повышение частоты clock на verilog

    Вадим Н.
    • 7 replies
    • 731 views
    • October 14
    • Посл. сообщение: iosifk
19. 

    Параметризация проекта на Verilog 1 2

    EpLeon
    • 17 replies
    • 1,061 views
    • October 5
    • Посл. сообщение: des00
20. 

    Тестовые вектора арифметики больших чисел

    mnovikov2000
    • 1 reply
    • 351 views
    • September 30
    • Посл. сообщение: looser
21. 

    Аппаратная интерполяция за такт 1 2

    alexPec
    • 20 replies
    • 1,047 views
    • September 16
    • Посл. сообщение: Maverick_
22. 

    Красивое решение с использованием DSP48

    alexPec
    • 6 replies
    • 648 views
    • September 6
    • Посл. сообщение: des00
23. 

    Не могу запустить VIVADO + Microblaze 1 2

    Vadim_nsk
    • 22 replies
    • 1,241 views
    • August 31
    • Посл. сообщение: sonycman
24. 

    Инициализация массива структур в SV

    RobFPGA
    • 4 replies
    • 295 views
    • August 24
    • Посл. сообщение: RobFPGA
25. 

    Verilog задать разрядность констант параметром

    Varenik711
    • 5 replies
    • 457 views
    • August 23
    • Посл. сообщение: lexx
26. 

    Как в симуляторе проверить тишину на линии?

    flammmable
    • 7 replies
    • 522 views
    • August 20
    • Посл. сообщение: Джеймс