В форуме 2 946 тем

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2.  

   Важно    Документация на System Verilog

   • 1
   • 2
   • 3
   • 4
   • 18

   dimasen
   • 268 ответов
   • 77 733 просмотра
   • 1 августа
   • Посл. сообщение: Мур
3.  

   Важно    Ссылки на готовые описания модулей на форуме

   • 1
   • 2

   Maverick_
   • 24 ответа
   • 16 993 просмотра
   • 28 июня
   • Посл. сообщение: Мур
4.  

   Важно    Языки описания свойств аппаратуры

   • 1
   • 2
   • 3
   • 4

   CaPpuCcino
   • 49 ответов
   • 34 202 просмотра
   • 20 мая
   • Посл. сообщение: Мур
5.  

   Важно    FAQ по языкам описания аппаратуры

   • 1
   • 2
   • 3
   • 4
   • 10

   makc
   • 138 ответов
   • 52 051 просмотр
   • 4 апреля
   • Посл. сообщение: Flip-fl0p
6.  

   Важно    xHDL. Хрестоматия для начинающих :)

   • 1
   • 2
   • 3
   • 4

   MurrVK
   • 59 ответов
   • 51 391 просмотр
   • 13 ноября, 2017
   • Посл. сообщение: Mikhail B.
7.  

   Важно    Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык

   • 1
   • 2
   • 3
   • 4
   • 6

   Vadim
   • 80 ответов
   • 32 577 просмотров
   • 16 января, 2017
   • Посл. сообщение: warrior-2001
8.  

   Низкоуровневая верификация TCP/IP стека в FPGA

   • 1
   • 2

   RobFPGA
   • 27 ответов
   • 829 просмотров
   • пятница в 22:24
   • Посл. сообщение: Fat Robot
9.  

   Как правильно написать task automatic на System Verilog

   Koluchiy
   • 8 ответов
   • 328 просмотров
   • пятница в 02:15
   • Посл. сообщение: dxp
10.  

    SMI протокол на VHDL

    jenya7
    • 9 ответов
    • 605 просмотров
    • четверг в 10:57
    • Посл. сообщение: wolfman
11.  

    Тестбенч в МоделСим не работает.

    jenya7
    • 9 ответов
    • 129 просмотров
    • четверг в 07:33
    • Посл. сообщение: Flip-fl0p
12.  

    Проблема чтения байта по SPI.

    jenya7
    • 4 ответа
    • 120 просмотров
    • среда в 10:36
    • Посл. сообщение: jenya7
13.  

    Считать состояние выхода

    jenya7
    • 7 ответов
    • 151 просмотр
    • 15 октября
    • Посл. сообщение: jenya7
14.  

    FEC на ПЛИС

    • 1
    • 2
    • 3
    • 4
    • 11

    des00
    • 159 ответов
    • 29 762 просмотра
    • 5 октября
    • Посл. сообщение: Grizzly
15.  

    Правильное объявление pll

    alex1985
    • 3 ответа
    • 357 просмотров
    • 3 октября
    • Посл. сообщение: Darky777
16.  

    Десятичное представление сигнала

    jenya7
    • 14 ответов
    • 445 просмотров
    • 25 сентября
    • Посл. сообщение: quato_a
17.  

    как передать generic из вхдл в схематик?

    GAYVER
    • 4 ответа
    • 265 просмотров
    • 24 сентября
    • Посл. сообщение: RobFPGA
18.  

    Проблема с комментариями Quartus II

    Ensider
    • 8 ответов
    • 1 272 просмотра
    • 15 сентября
    • Посл. сообщение: GeorgK
19.  

    описание машины состояний

    john72
    • 3 ответа
    • 1 059 просмотров
    • 5 сентября
    • Посл. сообщение: dvladim
20.  

    новичок, string

    nomerlin
    • 14 ответов
    • 989 просмотров
    • 5 сентября
    • Посл. сообщение: iosifk
21.  

    Вопрос по передаче параметра в процедуру на VHDL

    DSIoffe
    • 5 ответов
    • 1 325 просмотров
    • 29 августа
    • Посл. сообщение: DSIoffe
22.  

    компактная запись парралельного однотипного действия

    dimone
    • 10 ответов
    • 2 907 просмотров
    • 21 августа
    • Посл. сообщение: Kluwer
23.  

    Вопрос по работе CASE в Verilog

    jurist
    • 11 ответов
    • 1 965 просмотров
    • 13 августа
    • Посл. сообщение: iosifk
24.  

    clock LED (verilog)

    demsp
    • 13 ответов
    • 2 790 просмотров
    • 9 августа
    • Посл. сообщение: RobFPGA
25.  

    UVM port export

    AVR
    • 13 ответов
    • 2 781 просмотр
    • 9 августа
    • Посл. сообщение: AVR
26.  

    FIFO на VHDL

    • 1
    • 2

    jenya7
    • 29 ответов
    • 2 689 просмотров
    • 7 августа
    • Посл. сообщение: Tpeck