2992 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2.  

   Важно    Документация на System Verilog

   • 1
   • 2
   • 3
   • 4
   • 19

   dimasen
   • 276 replies
   • 83292 views
   • February 6
   • Посл. сообщение: en-valb
3.  

   Важно    Ссылки на готовые описания модулей на форуме

   • 1
   • 2

   Maverick_
   • 24 replies
   • 18216 views
   • June 28, 2018
   • Посл. сообщение: Мур
4.  

   Важно    Языки описания свойств аппаратуры

   • 1
   • 2
   • 3
   • 4

   CaPpuCcino
   • 49 replies
   • 35432 views
   • May 20, 2018
   • Посл. сообщение: Мур
5.  

   Важно    FAQ по языкам описания аппаратуры

   • 1
   • 2
   • 3
   • 4
   • 10

   makc
   • 138 replies
   • 53951 views
   • April 4, 2018
   • Посл. сообщение: Flip-fl0p
6.  

   Важно    xHDL. Хрестоматия для начинающих :)

   • 1
   • 2
   • 3
   • 4

   MurrVK
   • 59 replies
   • 52940 views
   • November 13, 2017
   • Посл. сообщение: Mikhail B.
7.  

   Важно    Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык

   • 1
   • 2
   • 3
   • 4
   • 6

   Vadim
   • 80 replies
   • 34335 views
   • January 16, 2017
   • Посл. сообщение: warrior-2001
8.  

   вторичный клок, ПЛИС без PLL

   addi II
   • 6 replies
   • 279 views
   • 23 hours ago
   • Посл. сообщение: dvlwork
9.  

   фильтр

   nopak
   • 5 replies
   • 276 views
   • 23 hours ago
   • Посл. сообщение: dvlwork
10.  

    Количество передаваемых переменных в модуль Verilog/SV

    Naixrim
    • 8 replies
    • 291 views
    • Friday at 08:50 PM
    • Посл. сообщение: RobFPGA
11.  

    Verilog: работа с массивами - прошу подсказать как правильно

    Nagisa
    • 13 replies
    • 195 views
    • April 17
    • Посл. сообщение: iosifk
12.  

    FIFO на VHDL

    • 1
    • 2
    • 3
    • 4

    jenya7
    • 50 replies
    • 3854 views
    • April 15
    • Посл. сообщение: jenya7
13.  

    констрейны в Quartus или как боротся с ripple clock

    addi II
    • 13 replies
    • 321 views
    • April 12
    • Посл. сообщение: addi II
14.  

    Конструкция GENERATE

    Kostochkin
    • 3 replies
    • 319 views
    • April 2
    • Посл. сообщение: dvlwork
15.  

    две кнопки

    nopak
    • 9 replies
    • 296 views
    • March 31
    • Посл. сообщение: Nieve
16.  

    Взрыв мозга, или написание простого блока на verilog Xilinx ISE - требуется помощь

    • 1
    • 2

    sany_v
    • 16 replies
    • 987 views
    • March 26
    • Посл. сообщение: Flip-fl0p
17.  

    UltraScale Clocking Как пользоваться внезапным изобилием?

    kaktus
    • 0 replies
    • 163 views
    • March 26
    • Посл. сообщение: kaktus
18.  

    Доступ к переменной из разных процессов.

    • 1
    • 2

    jenya7
    • 29 replies
    • 755 views
    • March 25
    • Посл. сообщение: Flip-fl0p
19.  

    Операция сдвига

    jenya7
    • 8 replies
    • 247 views
    • March 24
    • Посл. сообщение: jenya7
20.  

    Моделирование и верификация ЦОС

    • 1
    • 2
    • 3

    Amurak
    • 42 replies
    • 1789 views
    • March 11
    • Посл. сообщение: syoma
21.  

    Сишная процедура на Verilog

    Petrovich
    • 3 replies
    • 279 views
    • March 7
    • Посл. сообщение: des00
22.  

    Время Fitter процесса больших SV массивов.

    new123
    • 14 replies
    • 458 views
    • February 22
    • Посл. сообщение: dvlwork
23.  

    Иерархия областей видимости в SV

    flammmable
    • 12 replies
    • 408 views
    • February 20
    • Посл. сообщение: flammmable
24.  

    PCIe Gen3 PHY

    • 1
    • 2

    kex
    • 19 replies
    • 1544 views
    • February 16
    • Посл. сообщение: Nik.
25.  

    Тип type в parameter модуля (немного экзотики в SV)

    RobFPGA
    • 1 reply
    • 340 views
    • February 11
    • Посл. сообщение: Mad_kvmg
26.  

    Результаты синтеза не соответствуют ожиданиям

    • 1
    • 2

    Dantist2k17
    • 21 replies
    • 899 views
    • February 11
    • Посл. сообщение: Aleх