Языки проектирования на ПЛИС (FPGA)

3067 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2.  

   Ссылки на готовые описания модулей на форуме

   • 1
   • 2

   Maverick_
   • 27 replies
   • 19650 views
   • December 10, 2019
   • Посл. сообщение: arhiv6
3.  

   Документация на System Verilog

   • 1
   • 2
   • 3
   • 4
   • 19

   dimasen
   • 284 replies
   • 88276 views
   • October 28, 2019
   • Посл. сообщение: Мур
4.  

   Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык

   • 1
   • 2
   • 3
   • 4
   • 6

   Vadim
   • 82 replies
   • 36263 views
   • October 25, 2019
   • Посл. сообщение: Flip-fl0p
5.  

   Языки описания свойств аппаратуры

   • 1
   • 2
   • 3
   • 4

   CaPpuCcino
   • 49 replies
   • 36740 views
   • May 20, 2018
   • Посл. сообщение: Мур
6.  

   FAQ по языкам описания аппаратуры

   • 1
   • 2
   • 3
   • 4
   • 10

   makc
   • 138 replies
   • 55895 views
   • April 4, 2018
   • Посл. сообщение: Flip-fl0p
7.  

   xHDL. Хрестоматия для начинающих :)

   • 1
   • 2
   • 3
   • 4

   MurrVK
   • 59 replies
   • 54610 views
   • November 13, 2017
   • Посл. сообщение: Mikhail B.
8.  

   Правильный констрейн на выход, как его выполнить

   dinam
   • 12 replies
   • 270 views
   • 4 hours ago
   • Посл. сообщение: des00
9.  

   Вопрос по Verilog

   mirobest
   • 7 replies
   • 149 views
   • 6 hours ago
   • Посл. сообщение: Nick_K
10.  

    вопрос обфускации верилог кода (SV)

    yes
    • 9 replies
    • 222 views
    • Wednesday at 10:53 AM
    • Посл. сообщение: yes
11.  

    Правильный констрейн на асинхронную запись/чтение

    new123
    • 11 replies
    • 436 views
    • Monday at 11:11 AM
    • Посл. сообщение: new123
12.  

    Реализация счетчика нажатия клавиш ps2

    Olena03
    • 3 replies
    • 186 views
    • January 3
    • Посл. сообщение: andrew_b
13.  

    Передача данных по USB

    • 1
    • 2

    Flip
    • 20 replies
    • 620 views
    • December 31, 2019
    • Посл. сообщение: andrew_b
14.  

    Топ на vhdl, инстанс на verilog

    addi II
    • 6 replies
    • 321 views
    • December 20, 2019
    • Посл. сообщение: addi II
15.  

    Передача упакованной структуры между модулями

    Perdachillo
    • 4 replies
    • 227 views
    • December 19, 2019
    • Посл. сообщение: RobFPGA
16.  

    bd dma. Не меняется stream data width

    big_ben
    • 6 replies
    • 168 views
    • December 17, 2019
    • Посл. сообщение: big_ben
17.  

    Алгоритм Cordic на ПЛИС

    • 1
    • 2

    Deflop
    • 20 replies
    • 830 views
    • December 17, 2019
    • Посл. сообщение: vitzap
18.  

    Не попадаю в case

    jenya7
    • 10 replies
    • 346 views
    • December 15, 2019
    • Посл. сообщение: Flip-fl0p
19.  

    Редактор tcl

    • 1
    • 2

    Kluwer
    • 23 replies
    • 750 views
    • December 12, 2019
    • Посл. сообщение: RobFPGA
20.  

    Работа с многомерными массивами.

    Tpeck
    • 3 replies
    • 290 views
    • December 4, 2019
    • Посл. сообщение: des00
21.  

    sv, сложность синтеза больших циклов на большом буфере

    • 1
    • 2

    new123
    • 21 replies
    • 552 views
    • December 3, 2019
    • Посл. сообщение: alexadmin
22.  

    task в interface

    Lutovid
    • 13 replies
    • 453 views
    • December 2, 2019
    • Посл. сообщение: Nick_K
23.  

    очередь на верилоге

    nopak
    • 8 replies
    • 273 views
    • December 1, 2019
    • Посл. сообщение: andrew_b
24.  

    sv, расчет, проводимый 1 раз, но не initial

    new123
    • 3 replies
    • 228 views
    • November 30, 2019
    • Посл. сообщение: pavlovconst
25.  

    Проверка индекса вне диапазона массива, SV

    new123
    • 3 replies
    • 167 views
    • November 29, 2019
    • Посл. сообщение: new123
26.  

    Математика в VHDL

    • 1
    • 2
    • 3

    jenya7
    • 43 replies
    • 1054 views
    • November 20, 2019
    • Посл. сообщение: RobFPGA