Jump to content
    

Посоветуйте курс(ы) по верификации на System Verilog

On 11/4/2023 at 7:14 PM, Lotos said:

По этим программам курсов вполне можно самостоятельно изучать. Займет в 3-5-10 раз больше времени на обучение, но и навыки получите более крепкие, чем за 1-3 дня изучения курса.

скажу про свой опыт, после курсов я еще 2 недели штудировал материал, переписывал все коды, смотрел как работает и почему. Курсы дают буст и бывает што говорят про нюансы, которые не описаны в курсе. В общем мне помогло оч сильно. 
Не рекламы ради, но с материалом курсов надо продолжать работать, в них,  как правило, собраны быстрый старт и ключевые моменты. Конечно это не стандарт, в котором дохулион страниц, но начать с них и понять общие моменты проще да и нагляднее чем просто чтение стандарта. Полученные результаты дают хорошее представление о том, куда дальше копать.

PS утверждаю так, потому што сам проходил курсы ксая в plis2.ru, спустя пару лет сам их преподавал в том же тренинг центре где проходил обучение.

Share this post


Link to post
Share on other sites

И самое главное: если самостоятельно не практиковаться, не копать, а надеяться, что прошел курсы и сразу станешь гуру, то это так не работает.

Share this post


Link to post
Share on other sites

обычно это понимание начинает приходить со школьной лавки, а некоторым и вовсе не дано.

Share this post


Link to post
Share on other sites

Вставлю свои 5 копеек...

С моей точки зрения, есть три источника базовых знаний по верификации:

  • SYSTEMVERILOG FOR VERIFICATION. A Guide to Learning the Testbench Language Features (CHRIS SPEAR)
  • The UVM Primer. An Introduction to the Universal Verification Methodology (Ray Salemi)
  • Universal Verification Methodology UVM Cookbook (Siemens)

Всего 3 книжки. Ray Salemi вообще предоставил репос с рабочими примерами, так что ковыряй и ломай на здоровье. А с помощью Cookbook вообще можно свои VIP писать; очень дельные рецепты...

После освоения можно заткнуть за пояс любого любителя поверифицировать кристалл с помощью "традиционного" тестбенчá.

Любой разработчик, столкнувшийся с проблемами масштабирования и spaghetti-code при разростании тестбенча, без проблем объяснит любому коллективу или начальству преимущества UVM (или приближённого подхода).

А если ни те ни те принимать реальность не хотят, то найти другую работу в РФ по части UVM сейчас - дело 5 минут. 

Share this post


Link to post
Share on other sites

Процитирую сообщение из верификаторского чата в ТГ, с которым согласен (+ рекомендую добавить сюда 3-й курс отсюда)

Quote

 

Если бы я вдруг заново изучал SystemVerilog и UVM, то делал бы примерно в таком порядке:
1) SystemVerilog for Design | Stuart Sutherland - тут про SV в общем
2) SystemVerilog for Verification | Chris Spear - тут именно про верификационную часть языка
3) https://www.chipverify.com/uvm/uvm-tutorial - просто все статьи подряд (на сайте и статьи по SV можно глянуть)
4) UVM Cookbook - с картинками и примерами
5) UVM user guide 1.2 - самое сухое и нудное описание, точно не для первого ознакомления
6) Стандарт на SV

Ну вот где-то после 4-го пункта я бы начал верифицировать какой-нибудь блок, перечитывая всё по второму кругу, и обращаясь в 5,6 в непонятных ситуациях.

 

 

https://t.me/fpgasystems_verification/11711

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

×
×
  • Create New...