AntonB
Участник-
Постов
16 -
Зарегистрирован
-
Посещение
Репутация
0 ОбычныйИнформация о AntonB
-
Звание
Участник
- День рождения 19.03.1998
Информация
-
Город
Array
Посетители профиля
Блок последних пользователей отключён и не показывается другим пользователям.
-
-
Использование UVM
AntonB ответил AntonB тема в Методы и средства верификации ПЛИС/ASIC
Вообще мне кажется что через всякие FLI, VPI и DPI верификация уже должна переходить на C++, C и тд- 27 ответов
-
- fpga
- verification
-
(и ещё 1 )
C тегом:
-
Использование UVM
AntonB ответил AntonB тема в Методы и средства верификации ПЛИС/ASIC
Ну как по мне, то cocotb в этом плане неплох- 27 ответов
-
- fpga
- verification
-
(и ещё 1 )
C тегом:
-
Использование UVM
AntonB опубликовал тема в Методы и средства верификации ПЛИС/ASIC
Посоветуйте материал для изучения UVM ?- 27 ответов
-
- fpga
- verification
-
(и ещё 1 )
C тегом:
-
Литература по VHDL
AntonB ответил AntonB тема в Языки проектирования на ПЛИС (FPGA)
Да лучше что то поинтереснее стандарта посмотреть) -
Литература по VHDL
AntonB опубликовал тема в Языки проектирования на ПЛИС (FPGA)
Посоветуйте хорошую и современную литературу по VHDL. Желательно по стандарту 2008го года -
Разобрался. Если интересует напишите в личные сообщения. Слишком долго расписывать.
-
Таск получает 2 значения типа real из блока initial и проводит некоторые вычисления Можно ли с помощью функции или какой либо другой конструкции вызвать этот таск в другом блоке? Желательно бы ещё пример с образцом синтаксиса
-
Использование VUnit в Tb на SystemVerilog
AntonB опубликовал тема в Языки проектирования на ПЛИС (FPGA)
Есть кто прикручивал VUnit к tb на SystemVerilog? В интернете мало примеров, да и в документации он всего 1) Посмотреть бы расстановку макросов и небольшие комментарии бы по ним -
Вот у меня и проблема, что в конторе все пишут на VHDL и все исходиники блоков на нем А я единственный на Verilog занимаюсь верификацией. Поэтому приходится вертеться и крутиться) Вот я и думаю насчёт перехода на SV. Вопрос только в том, упростит ли мне это жизнь)
-
QuestaSim позволяет вытаскивать из VHDL нужные сигналы, чтобы посмотреть, весьма удобная фитча) Сам tb на Verilog пишу
-
Хотел спросить Для как раз верификации лучше перейти на SystemVerilog, или функций Verilog будет достаточно ? Также в плане сращивания с VUnit
-
Благодарю, вытащил сигналы без костылей
-
QuestaSim Данную ссылку видел, но там только ModelSim версии 5.5 Видел как то через точку в Verilog можно лезть внутрь модулей, но синтаксис не знаю, так как в свои 22 опыта немного)
-
Для использования в testbench