В форуме 59 тем

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Моделирование и верификация ЦОС 1 2 3 4

   Amurak
   • 46 ответов
   • 6 098 просмотров
   • 17 июля
   • Посл. сообщение: dpavlov
3. 

   Посоветуйте курс(ы) по верификации на System Verilog 1 2 3

   Koluchiy
   • 35 ответов
   • 5 860 просмотров
   • 18 мая
   • Посл. сообщение: alperovich
4. 

   Языки описания свойств аппаратуры 1 2 3 4

   CaPpuCcino
   • 49 ответов
   • 45 917 просмотров
   • 20 мая, 2018
   • Посл. сообщение: Мур
5. 

   Верификация bidir шин в Modelsim

   AndreyI
   • 1 ответ
   • 370 просмотров
   • 2 июля
   • Посл. сообщение: sazh
6. 

   Миграция кода SystemVerilog из Questasim в Xcelium

   kirill70674
   • 6 ответов
   • 1 232 просмотра
   • 18 мая
   • Посл. сообщение: alperovich
7. 

   Виды верификации

   kirill70674
   • 6 ответов
   • 715 просмотров
   • 18 мая
   • Посл. сообщение: alperovich
8. 

   Cadence vManager низкая производительнось.

   Hence6349
   • 1 ответ
   • 764 просмотра
   • 18 мая
   • Посл. сообщение: alperovich
9. 

   Моделирование проектов ПЛИС PangoMicro

   Xagen
   • 12 ответов
   • 1 499 просмотров
   • 25 марта
   • Посл. сообщение: cdg
10. 

    QuestaSim не отрабатывает выражение.

    khlenar
    • 14 ответов
    • 762 просмотра
    • 9 марта
    • Посл. сообщение: khlenar
11. 

    Fixed point Radix (ModelSim/QuestaSim)

    _4afc_
    • 2 ответа
    • 561 просмотр
    • 6 марта
    • Посл. сообщение: _4afc_
12. 

    точность моделирования Modelsim

    Worldmaster
    • 4 ответа
    • 617 просмотров
    • 22 февраля
    • Посл. сообщение: andrew_b
13. 

    Вызов экспортированной функции из неконтекстной области DPI

    kirill70674
    • 0 ответов
    • 412 просмотра
    • 19 февраля
    • Посл. сообщение: kirill70674
14. 

    ПО и библиотеки для UVM RAL

    kirill70674
    • 5 ответов
    • 651 просмотр
    • 10 декабря, 2023
    • Посл. сообщение: one_eight_seven
15. 

    Растягиваем time-slot в Xcelium

    kirill70674
    • 5 ответов
    • 922 просмотра
    • 9 декабря, 2023
    • Посл. сообщение: Moonl1ght
16. 

    UVM RAL predictor для AXI4

    kirill70674
    • 1 ответ
    • 491 просмотр
    • 24 ноября, 2023
    • Посл. сообщение: kirill70674
17. 

    VIP cdn_axi. Некорректное поведение канала записи данных (W)

    kirill70674
    • 14 ответов
    • 782 просмотра
    • 17 ноября, 2023
    • Посл. сообщение: one_eight_seven
18. 

    Генерация тактового сигнала и ресета в тестбенче

    kirill70674
    • 3 ответа
    • 637 просмотров
    • 9 ноября, 2023
    • Посл. сообщение: one_eight_seven
19. 

    Иерархия UVM-тестбенча

    kirill70674
    • 4 ответа
    • 562 просмотра
    • 9 ноября, 2023
    • Посл. сообщение: one_eight_seven
20. 

    UVM vs OSVMM 1 2 3

    OparinVD
    • 37 ответов
    • 2 607 просмотров
    • 25 июля, 2023
    • Посл. сообщение: dxp
21. 

    verilog-modelsim автоматизация тестирования 1 2

    Вадим Н.
    • 19 ответов
    • 2 871 просмотр
    • 22 декабря, 2022
    • Посл. сообщение: Zversky
22. 

    Как использовать интерфейс с параметрами в systemverilog?

    Tsegorah
    • 6 ответов
    • 754 просмотра
    • 5 марта, 2022
    • Посл. сообщение: des00
23. 

    Использование UVM 1 2

    AntonB
    • 27 ответов
    • 2 202 просмотра
    • 22 июля, 2021
    • Посл. сообщение: one_eight_seven
24. 

    Динамическое изменение полей в uvm_sequence/uvm_sequence_item

    nice_vladi
    • 7 ответов
    • 818 просмотров
    • 15 июля, 2021
    • Посл. сообщение: one_eight_seven
25. 

    Доступ к сигналам внутренних компонент в TestBench(Verilog) 1 2

    AntonB
    • 15 ответов
    • 1 589 просмотров
    • 19 ноября, 2020
    • Посл. сообщение: RobFPGA
26. 

    Простой вопрос по прогону Бенча на SV для дизайна на VHDL

    Мур
    • 6 ответов
    • 785 просмотров
    • 10 августа, 2020
    • Посл. сообщение: des00