3,330 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Тип type в parameter модуля (немного экзотики в SV)

   RobFPGA
   • 7 replies
   • 1,896 views
   • August 15, 2022
   • Посл. сообщение: RobFPGA
3. 

   рекурсивные модули, а что так можно было?

   yes
   • 6 replies
   • 1,400 views
   • August 14, 2022
   • Посл. сообщение: Doka
4. 

   Клоки AXI-шины в пользовательком IP

   Vadim_nsk
   • 9 replies
   • 1,784 views
   • August 10, 2022
   • Посл. сообщение: Vadim_nsk
5. 

   testbench AXI VHDL 1 2

   Vadim_nsk
   • 20 replies
   • 2,929 views
   • August 10, 2022
   • Посл. сообщение: Vadim_nsk
6. 

   Задержки в RTL для чего?

   Zversky
   • 6 replies
   • 1,406 views
   • August 5, 2022
   • Посл. сообщение: RobFPGA
7. 

   Verilog сравнение данных в массиве

   andrewkrot
   • 5 replies
   • 1,829 views
   • August 3, 2022
   • Посл. сообщение: Serhiy_UA
8. 

   Интересно почитать новый стандарт на SystemVerilog.

   Fynjisx
   • 8 replies
   • 2,660 views
   • July 22, 2022
   • Посл. сообщение: one_eight_seven
9. 

   pipeline 2 bytes to 3 bytes

   Maverick_
   • 13 replies
   • 1,988 views
   • July 6, 2022
   • Посл. сообщение: des00
10. 

    vhdl не жрет ф-ю из library. Что делаю не так ?

    gosha
    • 4 replies
    • 1,064 views
    • July 4, 2022
    • Посл. сообщение: gosha
11. 

    Операция умножения чисел

    sir-somebody
    • 3 replies
    • 1,294 views
    • June 17, 2022
    • Посл. сообщение: des00
12. 

    Очерёдность событий в systemverilog

    Tsegorah
    • 2 replies
    • 755 views
    • June 16, 2022
    • Посл. сообщение: ZwergNase
13. 

    Проблема с конечным автоматом.

    jenya7
    • 10 replies
    • 1,399 views
    • June 7, 2022
    • Посл. сообщение: Maverick_
14. 

    Конфигурируемый приемник RS-232 1 2

    lyaksandrov
    • 27 replies
    • 4,244 views
    • June 5, 2022
    • Посл. сообщение: Maverick_
15. 

    Как в SystemVerilog использовать результат вычислений функции в качестве параметра модуля?

    VoltageCurrent
    • 9 replies
    • 1,821 views
    • May 31, 2022
    • Посл. сообщение: des00
16. 

    Как убрать временной анализ частоты от порта до pll 1 2

    Michael358
    • 18 replies
    • 2,156 views
    • May 30, 2022
    • Посл. сообщение: Michael358
17. 

    Testbench, формирующий импульсы с нарастающей длительностью 1 2

    AnatolySh
    • 15 replies
    • 1,734 views
    • May 26, 2022
    • Посл. сообщение: AnatolySh
18. 

    Как в Quartus разбить длинную строковую константу на двое?

    VoltageCurrent
    • 2 replies
    • 850 views
    • May 24, 2022
    • Посл. сообщение: VoltageCurrent
19. 

    Не обнуляется переменная в цикле в systemverilog 1 2

    Tsegorah
    • 21 replies
    • 1,729 views
    • May 20, 2022
    • Посл. сообщение: des00
20. 

    Быстродействие LPM_DIVIDE

    Michael358
    • 14 replies
    • 2,241 views
    • May 20, 2022
    • Посл. сообщение: Michael358
21. 

    Возможно ли при синтезе кода SV выдавать ошибку при определённых значениях параметров?

    VoltageCurrent
    • 3 replies
    • 591 views
    • May 20, 2022
    • Посл. сообщение: VoltageCurrent
22. 

    Как обрезать нижние биты параметра?

    VoltageCurrent
    • 4 replies
    • 1,031 views
    • May 20, 2022
    • Посл. сообщение: slkhome
23. 

    Как получить список файлов в рабочей директории на systemverilog?

    Tsegorah
    • 5 replies
    • 1,006 views
    • May 19, 2022
    • Посл. сообщение: yes
24. 

    Возможно ли в SV вычислять длину параметра в битах?

    VoltageCurrent
    • 2 replies
    • 861 views
    • May 19, 2022
    • Посл. сообщение: VoltageCurrent
25. 

    VHDL to Verilog

    AnatolySh
    • 13 replies
    • 2,662 views
    • May 17, 2022
    • Посл. сообщение: AnatolySh
26. 

    Разница между датами в микросекундах. VHDL

    jenya7
    • 4 replies
    • 1,202 views
    • May 5, 2022
    • Посл. сообщение: andrew_b