Jump to content
Поиск
    

Verilog, VHDL, AHDL, SystemC, SystemVerilog и др.

3,330 topics in this forum

Языки проектирования на ПЛИС (FPGA)

  1.  
    Название темы
    Автор
    Статистика
    Последнее сообщение

  2. Логика на VHDL 1 2 3

    Станислав Н
    • 31 replies
    • 4,183 views

  3. Последовательные и параллельные операции Verilog 1 2 3 4 5

    woofer46
    • 67 replies
    • 9,367 views

  4. Условия для covergroup systemverilog

    g700
    • 0 replies
    • 715 views

  5. Как лаконично описывать конвейеры ? 1 2 3 4 5

    Leka
    • 62 replies
    • 9,757 views

  6. Проблемы при работе с переменными типа Real на Verilog 1 2

    viladrog
    • 15 replies
    • 2,014 views

  7. SizeOf для массива в VHDL 1 2

    DSIoffe
    • 17 replies
    • 2,265 views

  8. Altera, Констрейны, два независимых для фиттера клока

    dde29
    • 8 replies
    • 1,255 views

  9. Двумерный массив интерфейсов

    attaboy
    • 0 replies
    • 535 views

  10. описание двухпортовой памяти с CS

    Maverick_
    • 14 replies
    • 1,813 views

  11. Светофор Verilog

    krrt
    • 2 replies
    • 1,200 views

  12. Реализация извлечения корня 1 2 3 4

    _sda
    • 47 replies
    • 7,375 views

  13. Verilog - передача данных.

    KefiroK
    • 2 replies
    • 794 views

  14. Реализация на Verilog полифазного фильтра, борьба со слэками

    Halfback
    • 5 replies
    • 1,203 views

  15. Циклический сдвиг на Verilog 1 2 3

    alexx188
    • 31 replies
    • 15,939 views

  16. Подсчет длительности импульса на VHDL

    lbvf336
    • 14 replies
    • 2,251 views

  17. SystemVerilog. Параметризованные интерфейсы.

    Asb
    • 6 replies
    • 1,782 views

  18. testbench (vhdl)

    Maverick_
    • 6 replies
    • 1,941 views

  19. VERILOG, тест бенч и не только 1 2 3 4 7

    Грендайзер
    • 93 replies
    • 16,370 views

  20. Быстрое умножение с накоплением 1 2 3

    alexPec
    • 33 replies
    • 5,232 views

  21. Декларирование сигналов в Verilog

    Asb
    • 6 replies
    • 1,298 views

  22. VHDL счёт сбрасывается раньше времени

    Sv37
    • 3 replies
    • 1,145 views

  23. Размер переменной по количеству элементов enum в SystemVerilog 1 2

    BaN
    • 15 replies
    • 2,633 views

  24. преобразование int32 в int16 на verilog 1 2

    Halfback
    • 19 replies
    • 3,277 views

  25. generic, vhdl

    Maverick_
    • 4 replies
    • 1,887 views

  26. Ошибка в дизайне процесса: данные в FIFO [VHDL]

    Nano2021
    • 5 replies
    • 1,269 views

3 участников просматривают этот форум

0 участников, 3 гостей, 0 скрытых участников.

Модерируется

aosp , vetal , des00

Обозначения

Открытая тема (есть новые ответы) Открытая тема (нет новых ответов)
Горячая тема (есть новые ответы) Горячая тема (нет новых ответов)
Опрос (есть новые ответы) Опрос (нет новых ответов)
Рекомендованная тема Закрепленная тема
Тема закрыта Тема перемещена

  • Recently Browsing   0 members

    • No registered users viewing this page.
×
×
  • Create New...