3,357 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Актуальный размер структуры определенной в interface

   RobFPGA
   • 8 replies
   • 1,557 views
   • July 12, 2021
   • Посл. сообщение: xvr
3. 

   Определение 1/6 числа 1 2 3

   Valek87
   • 38 replies
   • 4,134 views
   • July 11, 2021
   • Посл. сообщение: stealthisname
4. 

   Переменная задержка в симуляции

   Avex
   • 2 replies
   • 758 views
   • July 10, 2021
   • Посл. сообщение: Avex
5. 

   Ограничения для синхронизатора клоковых доменов 1 2

   Tik31
   • 28 replies
   • 2,486 views
   • July 9, 2021
   • Посл. сообщение: Lutovid
6. 

   Максимальная частота тактирования 1 2 3 4 5

   Manvel
   • 73 replies
   • 6,533 views
   • July 8, 2021
   • Посл. сообщение: Manvel
7. 

   Ограничения Multi cycle

   Tik31
   • 0 replies
   • 533 views
   • July 6, 2021
   • Посл. сообщение: Tik31
8. 

   Как обеспечить повторное использование кода для сдвигового регистра?

   flammmable
   • 8 replies
   • 667 views
   • July 5, 2021
   • Посл. сообщение: Avex
9. 

   Индексная адресация в массиве - как правильно описать ?

   Nagisa
   • 6 replies
   • 1,244 views
   • June 30, 2021
   • Посл. сообщение: lexx
10. 

    Правильный set_multicycle_path

    new123
    • 13 replies
    • 2,366 views
    • June 26, 2021
    • Посл. сообщение: Avex
11. 

    systemverilog structure

    Kostochkin
    • 2 replies
    • 701 views
    • June 24, 2021
    • Посл. сообщение: Kostochkin
12. 

    Проблема с FSM 1 2 3

    Nagisa
    • 42 replies
    • 3,923 views
    • June 18, 2021
    • Посл. сообщение: xvr
13. 

    TimeQuest, TCL, список путей через clk_en

    new123
    • 2 replies
    • 579 views
    • June 15, 2021
    • Посл. сообщение: Avex
14. 

    SystemVerilog, преобразовать input к enum?

    new123
    • 2 replies
    • 498 views
    • June 12, 2021
    • Посл. сообщение: new123
15. 

    Что означает "auto_generated" в create_generated_clock?

    flammmable
    • 12 replies
    • 1,298 views
    • June 7, 2021
    • Посл. сообщение: dxp
16. 

    Правильно ли я задал констрейнт на ram_clk?

    flammmable
    • 4 replies
    • 558 views
    • June 5, 2021
    • Посл. сообщение: des00
17. 

    Как обмануть синтезатор?

    flammmable
    • 5 replies
    • 1,130 views
    • June 3, 2021
    • Посл. сообщение: flammmable
18. 

    Как инстанцировать PLL в SystemVerilog. Cyclone IV

    glupec
    • 4 replies
    • 1,234 views
    • June 1, 2021
    • Посл. сообщение: 1891ВМ12Я
19. 

    Ких фильтр на Verilog

    mr.nelipenko
    • 2 replies
    • 1,626 views
    • June 1, 2021
    • Посл. сообщение: 1891ВМ12Я
20. 

    packet parsing ipv4/ipv6 на hdl (low latency)

    Maverick_
    • 11 replies
    • 2,280 views
    • May 12, 2021
    • Посл. сообщение: Maverick_
21. 

    Как отловить ошибку в UART ? [РЕШЕНО] 1 2

    flammmable
    • 26 replies
    • 2,873 views
    • May 11, 2021
    • Посл. сообщение: flammmable
22. 

    SV : а можно ли в clocking задать input sampling после фронта клока?

    yes
    • 2 replies
    • 875 views
    • April 12, 2021
    • Посл. сообщение: yes
23. 

    Сложение signed разной разрядности

    gosha
    • 7 replies
    • 1,526 views
    • April 10, 2021
    • Посл. сообщение: hlebn
24. 

    RAM на SV упаковать в altsyncram в Quartus 12.1

    dlsh
    • 7 replies
    • 1,397 views
    • April 8, 2021
    • Посл. сообщение: dlsh
25. 

    SystemVerilog видимость parameter в task

    alxkon
    • 4 replies
    • 1,082 views
    • April 5, 2021
    • Посл. сообщение: alxkon
26. 

    Инициализация значениями из файла

    Michael358
    • 3 replies
    • 907 views
    • April 1, 2021
    • Посл. сообщение: Michael358