3,329 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Как инстанцировать PLL в SystemVerilog. Cyclone IV

   glupec
   • 4 replies
   • 1,507 views
   • June 1, 2021
   • Посл. сообщение: 1891ВМ12Я
3. 

   Ких фильтр на Verilog

   mr.nelipenko
   • 2 replies
   • 1,839 views
   • June 1, 2021
   • Посл. сообщение: 1891ВМ12Я
4. 

   packet parsing ipv4/ipv6 на hdl (low latency)

   Maverick_
   • 11 replies
   • 2,665 views
   • May 12, 2021
   • Посл. сообщение: Maverick_
5. 

   Как отловить ошибку в UART ? [РЕШЕНО] 1 2

   flammmable
   • 26 replies
   • 3,610 views
   • May 11, 2021
   • Посл. сообщение: flammmable
6. 

   SV : а можно ли в clocking задать input sampling после фронта клока?

   yes
   • 2 replies
   • 994 views
   • April 12, 2021
   • Посл. сообщение: yes
7. 

   Сложение signed разной разрядности

   gosha
   • 7 replies
   • 1,643 views
   • April 10, 2021
   • Посл. сообщение: hlebn
8. 

   RAM на SV упаковать в altsyncram в Quartus 12.1

   dlsh
   • 7 replies
   • 1,729 views
   • April 8, 2021
   • Посл. сообщение: dlsh
9. 

   SystemVerilog видимость parameter в task

   alxkon
   • 4 replies
   • 1,312 views
   • April 5, 2021
   • Посл. сообщение: alxkon
10. 

    Инициализация значениями из файла

    Michael358
    • 3 replies
    • 1,080 views
    • April 1, 2021
    • Посл. сообщение: Michael358
11. 

    WRITE and READ

    ivan0009
    • 3 replies
    • 861 views
    • March 31, 2021
    • Посл. сообщение: MrGalaxy
12. 

    Как параметризовать делитель частоты?

    flammmable
    • 13 replies
    • 2,491 views
    • March 30, 2021
    • Посл. сообщение: flammmable
13. 

    Как правильно и оптимальнее реализовать несколько автоматов 1 2

    Nagisa
    • 29 replies
    • 3,061 views
    • March 25, 2021
    • Посл. сообщение: Nagisa
14. 

    atan2 на Verilog 1 2

    Zalman_
    • 24 replies
    • 4,860 views
    • March 20, 2021
    • Посл. сообщение: Zalman_
15. 

    Verilog, взаимодействие параметров и препроцессора

    Koluchiy
    • 8 replies
    • 1,431 views
    • March 14, 2021
    • Посл. сообщение: Nick_K
16. 

    Защелку данных в список чувствительности always () 1 2

    new123
    • 16 replies
    • 2,148 views
    • March 9, 2021
    • Посл. сообщение: new123
17. 

    вывод изображения на VGA

    Maverick_
    • 7 replies
    • 1,234 views
    • March 3, 2021
    • Посл. сообщение: Maverick_
18. 

    Перенос кода с языка C 1 2 3 4 5

    RIMUS1989i
    • 64 replies
    • 6,158 views
    • March 2, 2021
    • Посл. сообщение: Leka
19. 

    Два разных клока в одном процесе. 1 2

    jenya7
    • 21 replies
    • 1,844 views
    • March 1, 2021
    • Посл. сообщение: jenya7
20. 

    MATLAB HDL Coder + Quartus

    nbjkm
    • 5 replies
    • 1,369 views
    • February 16, 2021
    • Посл. сообщение: des00
21. 

    Накапливающий сумматор, введение латентности 1 2

    mixa7109
    • 19 replies
    • 2,501 views
    • February 8, 2021
    • Посл. сообщение: Plain
22. 

    Выпьем, SV: где же кружка?

    MaratZuev
    • 1 reply
    • 676 views
    • February 5, 2021
    • Посл. сообщение: MaratZuev
23. 

    Инициализация памяти в VHDL (Quartus - ModelSim)

    mixa7109
    • 10 replies
    • 1,845 views
    • January 25, 2021
    • Посл. сообщение: mixa7109
24. 

    сборка шины verilog

    ysmat
    • 3 replies
    • 1,167 views
    • January 22, 2021
    • Посл. сообщение: dxp
25. 

    System Verilog - Ширина регистра как результат вычисления функции

    dde29
    • 4 replies
    • 1,487 views
    • January 18, 2021
    • Посл. сообщение: des00
26. 

    Разрядность операндов в контекстно-зависимом выражении

    TRILLER
    • 5 replies
    • 1,156 views
    • January 16, 2021
    • Посл. сообщение: TRILLER