Перейти к содержанию
Поиск
    

Verilog, VHDL, AHDL, SystemC, SystemVerilog и др.

В форуме 3 331 тема

Языки проектирования на ПЛИС (FPGA)

  1.  
    Название темы
    Автор
    Статистика
    Последнее сообщение

  2. FAQ по языкам описания аппаратуры 1 2 3 4 10

    makc
    • 138 ответов
    • 66 370 просмотров

  3. xHDL. Хрестоматия для начинающих :) 1 2 3 4

    MurrVK
    • 59 ответов
    • 62 986 просмотров

  4. Внимание! Вопросы моделирования обсуждаются в отдельном разделе

    makc
    • 0 ответов
    • 702 просмотра

  5. Документация на System Verilog 1 2 3 4 20

    dimasen
    • 297 ответов
    • 111 699 просмотров

  6. Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык 1 2 3 4 6

    Vadim
    • 83 ответа
    • 48 443 просмотра

  7. Ссылки на готовые описания модулей на форуме 1 2 3

    Maverick_
    • 34 ответа
    • 30 530 просмотров

  8. :help: Помогите с фифо :help: 1 2

    Maverick_
    • 20 ответов
    • 3 426 просмотров

  9. ? Помогите с инфой

    DeStoYer
    • 4 ответа
    • 1 421 просмотр

  10. "Слепок" проекта для занесения в RTL

    Zversky
    • 12 ответов
    • 1 301 просмотр

  11. [LED-диод]-System Verilog 1 2

    Ensider
    • 20 ответов
    • 4 265 просмотров

  12. [Verilog] - Посчитать количество установленных бит в 32'b переменной

    BloomJack
    • 10 ответов
    • 3 244 просмотра

  13. [Verilog] Накладывание сигналов 1 2 3 4 5

    2inltd
    • 64 ответа
    • 4 954 просмотра

  14. [VHDL, Modelsim]

    FROL_256
    • 2 ответа
    • 721 просмотр

  15. [VHDL] Чудеса загрузки из файла

    FROL_256
    • 0 ответов
    • 567 просмотров

  16. [Xilinx] Cross domain взаимодействие не кратных частот

    Fen1xL
    • 5 ответов
    • 872 просмотра

  17. $display

    khlenar
    • 9 ответов
    • 849 просмотров

  18. $fscanf моделсим 6.0а

    aosp
    • 1 ответ
    • 1 658 просмотров

  19. $readmemh в Верилоге

    sherr
    • 14 ответов
    • 2 197 просмотров

  20. "Bitonic sort"= "Batcher's algorithm" help

    Вано
    • 1 ответ
    • 624 просмотра

  21. "One unit delay #1" в Veriloge

    shems
    • 3 ответа
    • 766 просмотров

  22. "Алиасинг" в Verilog для Spartan 1 2

    dryadae
    • 22 ответа
    • 2 023 просмотра

  23. "обнуление" сигнала

    Rock87
    • 8 ответов
    • 784 просмотра

  24. "Пропорциональный сумматор" на VHDL

    gerber
    • 13 ответов
    • 1 312 просмотра

  25. "схема" или "программирование"

    COMA
    • 14 ответов
    • 1 452 просмотра

  26. "Универсальный" БИХ-фильтр на FPGA

    fantom4ik
    • 11 ответов
    • 2 716 просмотров

1 участников просматривают этот форум

0 участников, 0 гостей, 1 скрытых участников.

Модерируется

aosp , vetal , des00

Обозначения

Открытая тема (есть новые ответы) Открытая тема (нет новых ответов)
Горячая тема (есть новые ответы) Горячая тема (нет новых ответов)
Опрос (есть новые ответы) Опрос (нет новых ответов)
Рекомендованная тема Закрепленная тема
Тема закрыта Тема перемещена

  • Последние посетители   0 пользователей онлайн

    • Ни одного зарегистрированного пользователя не просматривает данную страницу
×
×
  • Создать...