3,356 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   FAQ по языкам описания аппаратуры 1 2 3 4 10

   makc
   • 138 replies
   • 69,039 views
   • April 4, 2018
   • Посл. сообщение: Flip-fl0p
3. 

   xHDL. Хрестоматия для начинающих :) 1 2 3 4

   MurrVK
   • 59 replies
   • 65,068 views
   • November 13, 2017
   • Посл. сообщение: Mikhail B.
4. 

   Внимание! Вопросы моделирования обсуждаются в отдельном разделе

   makc
   • 0 replies
   • 1,341 views
   • February 27, 2024
   • Посл. сообщение: makc
5. 

   Документация на System Verilog 1 2 3 4 20

   dimasen
   • 297 replies
   • 116,775 views
   • April 14, 2022
   • Посл. сообщение: des00
6. 

   Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык 1 2 3 4 6

   Vadim
   • 83 replies
   • 51,853 views
   • October 24, 2022
   • Посл. сообщение: ovn
7. 

   Ссылки на готовые описания модулей на форуме 1 2 3

   Maverick_
   • 34 replies
   • 32,097 views
   • May 4, 2021
   • Посл. сообщение: Maverick_
8. 

   :help: Помогите с фифо :help: 1 2

   Maverick_
   • 20 replies
   • 3,698 views
   • December 3, 2008
   • Посл. сообщение: andrew_b
9. 

   ? Помогите с инфой

   DeStoYer
   • 4 replies
   • 1,573 views
   • February 27, 2005
   • Посл. сообщение: cyclop
10. 

    "Слепок" проекта для занесения в RTL

    Zversky
    • 12 replies
    • 1,633 views
    • December 21, 2022
    • Посл. сообщение: makc
11. 

    [LED-диод]-System Verilog 1 2

    Ensider
    • 20 replies
    • 4,767 views
    • March 11, 2017
    • Посл. сообщение: Ensider
12. 

    [Verilog] - Посчитать количество установленных бит в 32'b переменной

    BloomJack
    • 10 replies
    • 3,832 views
    • December 3, 2018
    • Посл. сообщение: _Ivan_
13. 

    [Verilog] Накладывание сигналов 1 2 3 4 5

    2inltd
    • 64 replies
    • 6,136 views
    • January 27, 2014
    • Посл. сообщение: Golikov
14. 

    [VHDL, Modelsim]

    FROL_256
    • 2 replies
    • 829 views
    • October 19, 2014
    • Посл. сообщение: FROL_256
15. 

    [VHDL] Чудеса загрузки из файла

    FROL_256
    • 0 replies
    • 681 views
    • October 10, 2014
    • Посл. сообщение: FROL_256
16. 

    [Xilinx] Cross domain взаимодействие не кратных частот

    Fen1xL
    • 5 replies
    • 1,048 views
    • April 24, 2014
    • Посл. сообщение: TRILLER
17. 

    $display

    khlenar
    • 9 replies
    • 1,160 views
    • December 3, 2008
    • Посл. сообщение: CaPpuCcino
18. 

    $fscanf моделсим 6.0а

    aosp
    • 1 reply
    • 1,769 views
    • December 7, 2004
    • Посл. сообщение: aosp
19. 

    $readmemh в Верилоге

    sherr
    • 14 replies
    • 2,839 views
    • February 10, 2023
    • Посл. сообщение: DanilinS
20. 

    "Bitonic sort"= "Batcher's algorithm" help

    Вано
    • 1 reply
    • 676 views
    • February 16, 2007
    • Посл. сообщение: SergeyX
21. 

    "One unit delay #1" в Veriloge

    shems
    • 3 replies
    • 962 views
    • June 1, 2006
    • Посл. сообщение: RobFPGA
22. 

    "Алиасинг" в Verilog для Spartan 1 2

    dryadae
    • 22 replies
    • 2,235 views
    • September 14, 2006
    • Посл. сообщение: dryadae
23. 

    "обнуление" сигнала

    Rock87
    • 8 replies
    • 888 views
    • April 12, 2012
    • Посл. сообщение: des00
24. 

    "Пропорциональный сумматор" на VHDL

    gerber
    • 13 replies
    • 1,504 views
    • February 25, 2013
    • Посл. сообщение: TRILLER
25. 

    "схема" или "программирование"

    COMA
    • 14 replies
    • 1,550 views
    • December 5, 2006
    • Посл. сообщение: DeadMoroz
26. 

    "Универсальный" БИХ-фильтр на FPGA

    fantom4ik
    • 11 replies
    • 2,919 views
    • February 13, 2008
    • Посл. сообщение: AsJohnAs