[Maverick_ 17]

Помогите организовать фифо на VHDL. Сам пытался сделать получается какая то ерунда. Искал в Интернете не нашел (может плохо искал не ругайте :( ). ;). Нужна реализация для последующего внедрения в Spartan 3 - 400. Core Generator не хотелось бы использовать. Работаю в Xilinx ISE 8.2 SP3/ За помощь заранее благодарен!!!.

[CodeWarrior1241 0]

Помогите организовать фифо на VHDL. Сам пытался сделать получается какая то ерунда. Искал в Интернете не нашел (может плохо искал не ругайте. Нужна реализация для последующего внедрения в Spartan 3 - 400. Core Generator не хотелось бы использовать. Работаю в Xilinx ISE 8.2 SP3/ За помощь заранее благодарен!!!.

Плохо искали . Ругать будем :twak: . Посмотрите на Xapp258, там обсуждают создания 511х36 FIFO with empty/full flags в VHDL (нет разнитцы в данном случае между Spartan 3 and Virtex II), и дается исходник который можно модифицировать. В readme даже говорят что надо изменять что бы зделать FIFO другого размера. Core generator в этом деле не задействован. Очень рекомендую смотреть на сайт Xilinx-a, там все очень хорошо документировано, и верoятно что есть ответы на любые вопросы такого типа.

xapp258.zip

[Maverick_ 17]

Плохо искали . Ругать будем :twak: . Посмотрите на Xapp258, там обсуждают создания 511х36 FIFO with empty/full flags в VHDL (нет разнитцы в данном случае между Spartan 3 and Virtex II), и дается исходник который можно модифицировать. В readme даже говорят что надо изменять что бы зделать FIFO другого размера. Core generator в этом деле не задействован. Очень рекомендую смотреть на сайт Xilinx-a, там все очень хорошо документировано, и верoятно что есть ответы на любые вопросы такого типа.

 

Спасибо большое тебе CodeWarrior1241. :a14: ;)

[DLR 0]

А чем так плох Coregen?

[CodeWarrior1241 0]

А чем так плох Coregen?

Я думаю что плох тем, что препод не разрешил им пользоватся ;) .

[DLR 0]

:) Да уж..., хотя в принципе в Active HDL есть генератор ядер, так он генерит нормальный VHDL - файл, его можно представить как свой!

[CodeWarrior1241 0]

:) Да уж..., хотя в принципе в Active HDL есть генератор ядер, так он генерит нормальный VHDL - файл, его можно представить как свой!

Ну да, в ISE тоже есть code wizard, но пускай чел учится. Ну, и исходник я ему тоже дал, не то что бы он с ничем ушел.

[Maverick_ 17]

Просто для переноса в другие проекты проще ;) (не надо постоянно генерировать новое фифо). И вообще то я работаю ЦКБ Арсенал в г. Киеве, универ закончил 3 года назад :) . Проект сделан с помощью корки, потом решил попробовать это описать все на VHDL, чтобы не зависеть от ПО.

Edited May 18, 2007 by ZMaverickZ

[Iouri 0]

http://www.sunburst-design.com/papers/Cumm...002SJ_FIFO2.pdf

 

http://www.sunburst-design.com/papers/Cumm...002SJ_FIFO1.pdf

[CodeWarrior1241 0]

Просто для переноса в другие проекты проще ;) (не надо постоянно генерировать новое фифо). И вообще то я работаю ЦКБ Арсенал в г. Киеве, универ закончил 3 года назад :) . Проект сделан с помощью корки, потом решил попробовать это описать все на VHDL, чтобы не зависеть от ПО.

Ага, вот как. Раз Вы делаете работу для реальной конторы, а не студентом, Вы возможно захотите performance. Если Вы explicitly задействуйте dual-port RAM как core для Вашего FIFO и Вас увеличется скорость и будет корректнее VHDL. Только тогда конечно Platform independence теряется. Я работаю только на Xilinx ПЛИС-ах, так что мне это не очень важно, и всегда пользовался XST как синтезатор. Может быть в multiplatform tools типа synplify или ActiveHDL есть facilities для instantiation of FIFOs using hardware resources которые работают для Altera и Xilinx с одного и того же кода.. Тут на форуме есть много юсеров, можно спросить.

[Maverick_ 17]

Большое человеческое спасибо за понимание!!! CodeWarrior1241 и Iouri за :a14:

Edited May 19, 2007 by ZMaverickZ

[Little_boo 0]

странно, ни разу не видел исходных текстов в сгенеренной корке фифо.

 

а файл C:\Xilinx8\vhdl\src\XilinxCoreLib\fifo_generator_v2_3.vhd

 

сам ISE кушать отказывается изза строчек типа такой :

 

--Create a new node for the list

newhead := NEW listtyp;

[oval 0]

странно, ни разу не видел исходных текстов в сгенеренной корке фифо.

 

а файл C:\Xilinx8\vhdl\src\XilinxCoreLib\fifo_generator_v2_3.vhd

 

сам ISE кушать отказывается изза строчек типа такой :

 

--Create a new node for the list

newhead := NEW listtyp;

 

Ничего удивительного, поскольку данная модель предназначается для моделирования и не является синтезируемой. Приведенная VHDL конструкция не является синтезируемой. При попытке синтеза ISE и ругается.

[Little_boo 0]

насколько я понимаю, ето означает, что исходников параметрированного фифо корки ксайлинкс все же не предоставляет ?

[oval 0]

насколько я понимаю, ето означает, что исходников параметрированного фифо корки ксайлинкс все же не предоставляет ?

 

Да, насколько мне известно, не предоставляет. Только универсальная модель для верификации, о которой речь шла выше. Остальное только ввиде "списка цепей" (netlist) в базисе целевой технологии.