kenezoer

Поддержу. Нормально отлаженный workflow и требования разрабатывать параметризуемые модули (в т.ч. параметризация по платформе / техпроцессу) позволяет это дело юзать достаточно удобно и не пересоздавать базу под каждый новый проект.

В тулах различных вендоров используются ключи, разрешающие элаборацию модулей с одинаковыми названиями, но различным содержимым (очень похоже на "перегрузку операторов" из программирования). Однако, делать это крайне не рекомендую, может привести к очень странным последствиям, которые тяжело отлаживать. Если есть вариант достать сырцы модулей - достаньте, поменяйте им вручную нейминг модулей на различный и закиньте обратно.

Интересное мнение, конечно, жаль, оно не применимо к RTL дев, разве что RTL вериф и то, при условии, что у тебя уже есть нормально описанное окружение с правильно ведущим себя интерфейсом к DUT'у. Если кто-то сможет написать полностью AXI4 Compliant хотя бы адресную карту без разглядывания вейвформ - я бы на это дело посмотрел)

Первый раз вижу, чтоб можно было синтезировать классы) Правда, боюсь, что в реальных случаях на данный момент это овер инжиниринг и я бы побоялся пускать в продакшн такой HDL код. Плюс встаёт вопрос про кросс-платформенность между различными версиями САПР (не только между версиями Vivado, а вообще, между Vivado-Genus-Xcelium-VCS-DC). Но всё равно необычно)

Спасибо!

@krendkrend Как раз изучаю, как можно удобно подружить GitLab и Atlassian стэк и насколько это вообще полезно. А по процессу проведения ревью можете что-нибудь подсказать, пожалуйста? Сколько времени в неделю выделяете на ревью? Как организован доступ к master-веткам для разработчиков? Используете ли какие-то разделения по типу замечаний на блокирующее/не блокирующее (совет)?

@krendkrend Добрый! Интересует и то и то, т.к. хочется сложить полноценную картинку и потом уже выбрать оптимальный вариант для нас. Да, пользуемся. Стэк технологий: Jira, Confluence, GitLab. Возможно по результатам будем добавлять что-то ещё.

Добрый день, коллеги! Поделитесь, пожалуйста, вашими механизмами и практиками проведения Code Review применительно к HDL (Verilog/SV/VHDL). Нахожусь в поиске оптимального решения, которое не будет сильно усложнять жизнь разработчикам, но повысит качество разрабатываемого кода/продукта. Предложения по требованиям к CodeStyle также приветствуются (я в данный момент пользуюсь кодстайлом НТЦ "Метротек" с небольшими коррекциями (https://github.com/johan92/verilog-coding-style/blob/master/coding-style.md)).

По-хорошему, в нетлисте после синтеза обязаны быть уже подключены IO Pads. Тул за вас их подключать не будет, если в самом дизайне они не были подставлены. Для этого, их black-box модули нужно подставить в Ваш top-level дизайна, при лог. синтезе отметить их как black box (ну или после в нетлист вручную вставить) и уже после этого закидывать всё это дело в Innovus с lef'aми и ассоциациями для IO Pads. Тогда он сам соединит Ваш дизайн с этими IO. ^ Точно также подставляются mixed-signal блоки. Если же нужно просто передвинуть порты в определённые координаты, то это нужно делать сразу после разметки floor-plana, иначе он их всех раскидает как ему захочется.

А что за ошибку-то выводит? Также, тулы Cadence/Synopsys крайне нежные и чувствительные к ОС, на которой они стоят. Оффициально заявлена поддержка только RedHat (ну, и, лог. выводами - CentOS). На других тулы могут либо вообще не работать, либо вываливаться с непонятными ошибками. Также, учтите, что Genus 15 и Genus 18+ версий используют разный набор tcl-команд (возможно, что-то в движках поменяли?). В моём случае скрипты от Genus 15 не работали на старших версиях без "шаманства". 🙂 В дополнение, наверное, можно спросить, а насколько "корректный" PDK/DDK сет используете? Может быть также и в нём ошибка. Я бы попробовал итерационными методами синтезировать по-отдельности различные модули и исследовать, где может быть ошибка. Да, поддержу, всё так.

У Микрона 180 нм техпроцесс вполне годно отлажен, с в меру нормальным PDK/DDK (который им разрабатывает и поддерживает АО "НИИМЭ"). Так что крайне странно, что там возникли вопросы к SPI-контроллеру? Там, вроде как, замахиваются на 28 нм и 65 нм линии с поддержкой со стороны гос-ва, но до запуска этих линий нужно еще дожить. Можно еще поспрашивать у НМ-Тех/Ангстрем-Т, как у них дела с 90 нм линиями.