3,330 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   sqrt 1 2 3

   Maverick_
   • 35 replies
   • 7,251 views
   • July 27, 2013
   • Посл. сообщение: Maverick_
3. 

   Ethernet MAC-контроллер 1 2

   myq
   • 23 replies
   • 7,200 views
   • April 7, 2005
   • Посл. сообщение: andk
4. 

   Литература по VHDL 1 2

   SGUART
   • 15 replies
   • 7,133 views
   • October 20, 2016
   • Посл. сообщение: sqrt(2)
5. 

   Посоветуйте - как сделать цепочку из 2х делителей клока на 10 на verilog 1 2 3 4

   Mty
   • 56 replies
   • 7,123 views
   • March 27, 2025
   • Посл. сообщение: Mty
6. 

   Генератор последовательности импульсов на VHDL 1 2

   nya
   • 27 replies
   • 7,054 views
   • August 4, 2016
   • Посл. сообщение: john72
7. 

   Реализация извлечения корня 1 2 3 4

   _sda
   • 47 replies
   • 7,043 views
   • November 24, 2021
   • Посл. сообщение: des00
8. 

   Строковый парсер на VHDL 1 2 3

   jenya7
   • 42 replies
   • 6,961 views
   • July 10, 2017
   • Посл. сообщение: Unfog
9. 

   Начало изучения плис 1 2 3

   Roman
   • 38 replies
   • 6,960 views
   • May 5, 2006
   • Посл. сообщение: MurrVK
10. 

    VHDL vs. Verilog 1 2 3 4

    _Maks
    • 49 replies
    • 6,940 views
    • July 17, 2010
    • Посл. сообщение: CaPpuCcino
11. 

    Конструкции Verilog 1 2

    ConstHw
    • 15 replies
    • 6,939 views
    • February 17, 2016
    • Посл. сообщение: ConstHw
12. 

    TimeQuest, кто ж тебя выдумал? 1 2 3

    ViKo
    • 41 replies
    • 6,925 views
    • January 16, 2018
    • Посл. сообщение: Flip-fl0p
13. 

    Offtop: Verilog, VHDL, ... 1 2 3 4 5

    Des333
    • 67 replies
    • 6,901 views
    • September 14, 2009
    • Посл. сообщение: dsmv
14. 

    Курс начинающего инженера 1 2 3

    Sefo
    • 36 replies
    • 6,850 views
    • December 24, 2014
    • Посл. сообщение: Jackov
15. 

    System Verilog функции 1 2 3

    serjj1333
    • 43 replies
    • 6,796 views
    • April 20, 2015
    • Посл. сообщение: serjj1333
16. 

    VHDL: Применение variable и signal 1 2 3

    edren_baton
    • 31 replies
    • 6,768 views
    • May 11, 2011
    • Посл. сообщение: Muscat
17. 

    Вопрос гуру по разработке конечных автоматов (КА) 1 2

    des00
    • 26 replies
    • 6,747 views
    • March 19, 2009
    • Посл. сообщение: des00
18. 

    Счетчик на примитивах CARRY_SUM и DFFE 1 2 3 4 5

    ViKo
    • 67 replies
    • 6,722 views
    • April 12, 2010
    • Посл. сообщение: ViKo
19. 

    Предупреждения VHDL 1 2 3 4 5

    Worldmaster
    • 64 replies
    • 6,699 views
    • August 28, 2023
    • Посл. сообщение: Worldmaster
20. 

    Подбор коэффициентов к FIR 1 2 3 4

    vLx0F
    • 45 replies
    • 6,685 views
    • October 29, 2007
    • Посл. сообщение: vLx0F
21. 

    Z-состояние в Verilog

    Vitёk
    • 12 replies
    • 6,647 views
    • May 10, 2006
    • Посл. сообщение: des00
22. 

    Сумма и сравнение, экономия ЛУТов 1 2 3 4 5

    Golikov
    • 69 replies
    • 6,594 views
    • October 4, 2013
    • Посл. сообщение: Timmy
23. 

    Verilog generate 1 2

    arexol
    • 16 replies
    • 6,579 views
    • September 30, 2010
    • Посл. сообщение: des00
24. 

    VHDL - сдвиговый регистр с параллельной загрузкой 1 2

    justontime
    • 24 replies
    • 6,550 views
    • November 20, 2016
    • Посл. сообщение: justontime
25. 

    4-х битный полный сумматор на Verilog

    Egor_N
    • 11 replies
    • 6,540 views
    • August 21, 2009
    • Посл. сообщение: Egor_N
26. 

    Не работает модуль на verilog 1 2 3

    alex1985
    • 38 replies
    • 6,539 views
    • May 15, 2018
    • Посл. сообщение: Flip-fl0p