[RobFPGA 99]

Приветству!

 

...

лучше такие моменты искоренять. Но я даже не знаю сегодня тула, который бы сам не смог правильно привести данные. Vivado, Quartus, DC, VCS, ModelSim, Icarus это воспринимают нормально.

Quartus ворчит Wrnning ... на такое при синтезе (раздражает :twak: ), Vivado и ModelSim кушают молча.

Но результат правильный и там и там.

 

Успехов! Rob.

[mse 0]

Доброго времени суток!

Сразу хочу сказать что я новичок во вселенной FPGA да и вообще на форуме. За глупые ошибки не бейте больно :smile3046:

Вопрос простой, но я на него не смог найти рабочего решения:

Как отключить оптимизацию одного конкретного регистра так, чтобы его содержимое отображалось на диаграмме?

Если надо посмотреть нечто, подлежащее оптимизации, выделяю пару ног у модуля, расписываю сдвиговый регистр с ппараллельной загрузкой. Ко входам параллельной загнузки цепляю нечто, на внешние ноги вывожу выход сдвигового реистра и паралельную загрузку. Тактирую нутряным клоком.

Каг-то так

input parload;
output serout;
...
reg[N:0] serpar;
always @(posedge xclk or posedge parload)
   if(parload==1)
      serpar<=interesting_data;
   else
      serpar<={serpar[N-1:0],0};

Ессно, орфографию привести к норме. Ессно-2, сигналы данных и управления не смотрю и не стимулирую. Они нужны только, чтобы обмануть фиттер. Не для всех сигналов подходит, но большинство отображается.Плюс в том, что нет влияния выходного буфера/пина на временное моделирование.