Manvel
-
Постов
16 -
Зарегистрирован
-
Посещение
-
Тут вопрос не в солидности, а в том, что имеет ли все это смысл делать вообще. Схема цифрового генератора делается для системы связи и ширина полосы играет серьезную роль. Я уже запустил на полосу 20 МГц (полоса в данном случае ограничивалось полосовым фильтром после ЦАП, использовалось то, что на данный момент имелось под рукой на 10-30 МГц) на базе борд DE10 lite и АЦП/ЦАП olimex (Прикрепляю фото, полосы хаотического сигнала, импульсов во времени и импульсов после приема огибающей). По поводу конвейеризации, система, как я говорил с обратной связью, для подсчета N+1 точки надо знать N-ую. Допустим сделал я конвейер, и новые точки у меня получаются допустим за 10 тактов, задали начальные условия системы и запустили, через 10 тактов получили первое значение, и теперь чтобы получить второе значение мне надо засунуть первую точку в самое начало, те на следующий такт не получиться 2-ое, оно посчитается только через следующие 10 тактов, и все преимущество конвейера тут теряется. Даже если я заранее заполню все регистры конвейера так, чтобы на следующий такт от первого появится 2 число, все равно из-за обратной связи первый попадает обратно в начало и через 10 тактов будет опять 2-ое число. Но всем товарищам огромное спасибо за ваши советы и мысли, очень приятно удивлен активности и доброжелательности данного форума!!!!
-
Максимальная частота тактирования
Manvel опубликовал тема в Языки проектирования на ПЛИС (FPGA)
Здравствуйте, уважаемые товарищи! Эти вопросы я задавал на форуме интела но исчерпывающих для себя ответов не получил (https://community.intel.com/t5/FPGA-SoC-And-CPLD-Boards-And/Parallel-sum-frequency/m-p/1286075#M19982), поэтому решил повторить вопросы на данном форуме. И так, у меня есть задача смоделировать хаотическую систему, которая по сути из себя представляет 2 цифровых БИХ фильтра с нелинейным элементом в обратной связи. В процессе ознакомления с Verilog и с Quartus я решил, что высокой скорости можно добиться при использовании для этой задачи мегафункции от Квартуса - Parallel sum. В целом, на том железе, что у меня сейчас есть в распоряжении (DE10-lite и ice40-dac) все нормально работает на частотах тактирования 100 МГц, но имеется необходимость поднять частоты. На форуме интела мне подсказали, что надо задавать временные ограничения. Я прочитал немножко литературы (в частности https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/ug/ug-qpp-timing-analyzer.pdf) и у меня возникли вопросы. 1. Нужно ли задавать дополнительные временные ограничения для синхронной логики, кроме ограничений на частоту клока, например "set_max_delay -from [get_registers {x_1_3*}] -to [get_registers x_2_1d*] X ns"? Когда я задаю эти дополнительные ограничения, это почти никак не влияет на скорость собранного проекта, может эти ограничения надо задавать по другому? 2. Второй вопрос относится к быстрой и медленной модели проекта в Таймквесте. Для медленной модели Таймквест оценивает максимальную частоту около 200 МГц при этом для быстрой модели частота достигается до 340 МГц, что как бы разница существенная. По их документам (https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01139-timing-model.pdf) не понятно, скорость быстрой модели больше зависит от напряжения подаваемого на кристалл или от качества кристалла, эти два параметра занесены под одну модель, а железа на такие скорости пока не имеются для экспериментальной проверки, ну и покупка железа будет зависеть именно от возможных максимальных частот.
