Кнкн

Из них клеят цилиндрический преобразователь.

Это текстовый файл в Quartus. В нем перечислены фичи лицензии Ip модулей.

Пожалуйста, забросьте cpt_ip_product_map.txt от Quartus версии выше чем 21.3

timeunit 1ps; timeprecision 1fs;

Посоветуйте, пожалуйста, программу для бэкапа под линукс(Centos 8)

Скажите, пожалуйста, имеет ли смысл использование Portable Stimulus (PSS) ?

Оно? upload/DOC/STANDARDS/ieee/

Пусть, для конкретности, трансивер Arria10gx (или Cyclone10gx) нужно подключить к модулю SFP+. В каком порядке следует подавать питание на плис и на модуль? Когда конфигурировать плис? В an692 читаем : "Intel Cyclone 10 GX, Intel Arria 10, and Intel Stratix 10 L-tile and H-tile device transceiver pins do not support ‘Hot-Socketing.’ Fully configure the transceiver block before driving or having any activity on the Intel Cyclone 10 GX and Intel Arria 10 device transceiver pins." На форуме Intel было обсуждение аналогичного вопроса (https://community.intel.com/t5/Programmable-Devices/Arria-10-FPGA-Unpowered-State/m-p/1245751) Консультант ответил : "The Arria® 10 device dedicated transceiver pins are not subject to the same hot-socketing limitations of the general purpose I/O pins. It is OK to drive the dedicated transceiver pins during power-up and power-down sequencing of Arria 10 devices." На вопрос : "Is it possible to correlate above statement with statement in an692?" он ответил : "Yes. The first statement described the process during power-up and power-down while the second statement described about configuring for unpowered FPGA." Непонятно, что такое "configuring for unpowered FPGA". На плате "Cyclone® 10 GX Development Kit Board" питание 3.3V на SFP+ подается одновременно с подачей питания ядра плис 0.9V. Может быть, знающие люди разЪяснят ситуацию? Спасибо.

Лучше всего от внешнего генератора с управляемой задержкой, например можно посмотреть lmk04832

/upload/MODELING/ti Не уверен, что самая новая. Зарегистрироваться можно через временный email.

IEEE Std 1800.2™-2020.pdf

Бывают конденсаторы с контролируемым ESR. Вот, например LLR185C70G105ME03

Может быть это поможет https://github.com/TeledyneLeCroy/SignalIntegrity есть книга автора, доступная в эл. виде

При моделировании получается некий сдвиг фаз. Как-то он выбирается ?

Моделируется PLL operation_mode "normal" Частоты опорного и выходного сигнала равны. Скажите, пожалуйста, какая должно быть разность фаз между ними на модели?

Скачал, большое спасибо!

Вот вышла книга того же автора Uwe Meyer-Baese Embedded Microprocessor System Design using FPGAs Может появится где ?

uvm_cookbook от Mentor

Примерно, так : class x extends uvm_sequence #(y_seq_item); `uvm_object_utils(x) function new (string name="x"); super.new(name); endfunction : new y_seq_item req; task body; req = y_seq_item::type_id::create("req"); forever begin start_item(req); // присваиваем значения полям finish_item(req); end endtask : body endclass : x

Может быть, у автора есть желание получить возможность анализа во временной области?

Пластмассовый палец в кармане (можно фигу) Дешево, надежно, совместимо с уже установленным оборудованием!

Задача специфическая: необходимо исследовать немолодое устройство с рентгеновским детектором.

Пожалуйста, посоветуйте логический анализатор: цена до ~10k$ число каналов 32 min глубина памяти 256M/канал min дискретизация 2Ghz min

force/release в тестбенче?

Вот чуть-чуть Developments for the Commuted Piano.pdf IEEE Signal Processing Magazine Volume 36 issue 1 2019 [doi 10.1109_MSP.2018.2872349] Bank, Balazs; Chabassier, Juliette -- Model-Based Digital Pianos-.pdf