Maverick_

Почему бы не реализовать таймер на логике, который счтал бы такты при передаче данных, а потом просто значение считать? PS просто на логике будет более достоверный результат

вы смотрели https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/an/an755.pdf#unique_5 и https://www.altera.com/en_US/others/literature/an/an755_jesd204b_arm_avsoc_ref_design.zip не помогло?

Жаль...

The NVMe-Over-Farbrics Reference Design - Samsung PM1625b or PM1735 https://www.xilinx.com/products/intellectual-property/nvmeof.html и всю документацию по нему Огромное спасибо (ответы пишите в личку)

Спасибо за информацию Давно работаете в Vitis?

была разница в красталлах плис в вивадо и витис все получилось В блок диаграмме я не видел ip core

всем привет делаю проект по https://forums.xilinx.com/t5/Design-and-Debug-Techniques-Blog/AXI-Basics-7-Connecting-to-the-PS-using-AXI4-Lite-and-Vitis-HLS/ba-p/1137753 пункт 1.10 не получается, хотя до этого все гуд прошу помощи

Kuzmi4 намек понятен, спасибо

можно как то так -- ------------------------------------ -- Power On Reset with NO reset input -- ------------------------------------ -- 10 clock cycles reset pulse issued at start up Library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; -- ---------------------------------------- Entity POR is -- ---------------------------------------- Port ( Clock : in std_logic; -- clock input Reset : out std_logic ); -- reset output end entity POR; -- ---------------------------------------- Architecture RTL of POR is -- ---------------------------------------- signal Cnt : unsigned (3 downto 0) := (others=>'0'); -- init for simulation signal iRst_n : std_logic := '0'; -- init for simulation Begin Reset <= not iRst_n; process (Clock) begin if rising_edge(Clock) then if Cnt /= 10 then -- If counter hasn't reached this value then Cnt <= Cnt + 1; -- keep counting iRst_n <= '0'; -- and force the Reset else iRst_n <= '1'; -- release the Reset end if; end if; end process; end architecture RTL;

Всем доброго дня! Встала задача перенести проект с Latice на Intel/Altera все ничего, но там есть блочная память у которой можно задавать запись битов по маске https://www.latticesemi.com/-/media/LatticeSemi/Documents/ApplicationNotes/MO/MemoryUsageGuideforiCE40Devices.ashx?document_id=47775 И в проекте этот вход используется, может подскажите как быть? Как описать аналог для альтеры коректно?

Добрый день может у кого-то есть скомпиленный модуль для анализатора https://github.com/dirker/sdmmc-analyzer нужна dll (plugin) для анализа SD/MMC (SDIO) для Seale Logic Analyzer

Смотрите скорость чтения/записи данных в DDR. Берите 80-90% от этой скорости (максимально возможная) это если вы реализуете полностью аппаратный контроллер и подключите его к sdram port. Если не будет другой/дополнительной загруженности контроллера памяти PS ссори не внимательно прочитал вопрос ТС...

Еще есть замечания/предложения? Возможно что-то не понятно...

Спасибо. Не знал, всегда думал что список чувствительности влияет только на симуляцию. Такое описание: process(avs_s0_read, avs_s0_write) begin -- if rst = '1' then -- we_commands <= '0'; -- elsif(rising_edge(clk)) then if avs_s0_read = '1' then we_commands <= '0'; elsif avs_s0_write = '1' then we_commands <= '1'; else we_commands <= '0'; end if; end process; addr_commands <= avs_s0_address; data_in_commands <= avs_s0_writedata; avs_s0_readdata <= data_out_commands; правильное ? все сигналы в списке чувствительности?

Сделал прослойку (genericmux.vhd) между одним портом блочных памятей HDL (пример описания блочной памяти bram_tpd.vhd) проекта и процессором на шине авалон MM Пытаюсь читать и писать в них... Во вложении скрин результата чтения и записи... Такое ощущение что ему не хватает такта или где-то проблема с адресами... Помогите пожалуйста разобраться... Числа я пишу по порядку... как мысль: Возможно в проблема, что не хватает сигнала chipselect? если добавить в genericmux.vhd (new_component_0 в qsys) : wr_en_0 <= '1' when avs_s0_write ='1' and chipselect_s0 ='1' else '0'; и тогда для одного порта будет process(avs_s0_read, avs_s0_write) begin -- if rst = '1' then -- we_commands <= '0'; -- elsif(rising_edge(clk)) then if avs_s0_read = '1' then we_commands <= '0'; elsif avs_s0_write = '1' and wr_en_0 = '1' then we_commands <= '1'; else we_commands <= '0'; end if; addr_commands <= avs_s0_address; data_in_commands <= avs_s0_writedata; avs_s0_readdata <= data_out_commands; --end if; end process; тогда интерфейс авалон порта будет иметь вид: avs_s0_read : in std_logic; avs_s0_write : in std_logic; chipselect_s0 : in std_logic; avs_s0_address : in std_logic_vector((ADDR_LENGTH-1) downto 0); avs_s0_writedata : in std_logic_vector((DATA_LENGTH-1) downto 0); avs_s0_readdata : out std_logic_vector((DATA_LENGTH-1) downto 0); и так сделать для всех 7 портов... genericmux_hw.tcl genericmux.vhd bram_tpd.vhd

Допустим альтера. Бурст режим тоже подразумевает работу с блоками данных Есть предложение что В блочном вроде быстрее, но данных должно быть много. Если маленькие пакеты и не часто то лучше burst

Простое любопытство Кто-то сравнивал работу dma В burst и обычном блочном режиме, когда читаешь или пишешь блоками данных???

Всем спасибо. Разобрался...

Так я руками написал модуль ... Что еще нужно написать ? Помогите понять что не так

В том то и дело, что проверил не работает.. Да мне надо описать прослойку avalon MM - 5 портов памяти... В tcl скрипте не подскажите где прописать латентность/задержку?

Есть проект в нем 5 модулей памяти (в нем выведены просто порты памятей наружу), мне необходимо читать и писать из/в них. Желательно c возможностью выбора памяти с которой работаю. Сделал genericmux.vhd который работает как мультиплексор и конвертирует так сказать шину avalon MM в сигналы управления памяти, т.е. сигналы портов памяти с возможностью писать и читать данные. Мультиплексор переключается перед началом передачи данных. Поскажите в чем может быть ошибка в описании или tcl скрипте? ЗЫ Здесь задумался про латентность, у меня данные не на следующем такте а через такт появляются... genericmux.vhd genericmux_hw.tcl

FLPPotapov Вы настойчивый :)

des00 спасибо, буду разбираться