Maverick_

2 канала - независимых Какую Вы использовали и как работало?

Всем привет Кто-то работал с Low Latency Ethernet 10G в квартусе? У кого-то 2 независимых канала и более одновременно в одной плис работало? У меня 1 канал работает. 2 канала и более одновременно нет. Кто-то сталкивался с такой проблемой?

dxp огромное спасибо

Прошу помощи скачать примеры (zip архив) и xapp от Xilinx, (pdf file) XAPP1052 - Bus Master Performance Demonstration Reference Design for the Xilinx Endpoint PCI Express Solutions Application Note (v3.3) XAPP1184 - PIPE Mode Simulation Using Integrated Endpoint PCI Express Block in Gen3 x8 and Gen2 x8 Configurations Application Note (v3.0) XAPP1198 - In-System Eye Scan of a PCI Express Link with Vivado IP Integrator and AXI4, v1.1 Application Note (v1.1) XAPP1286 - 7 Series FPGAs Gen2 Integrated Block for PCIe to AXI4-Lite Bridge (v1.0)

Для старта вот https://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=167&No=993&PartNo=2 + https://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=205&No=1046&PartNo=2

обратите внимание https://www.cypress.com/documentation/application-notes/an65974-designing-ez-usb-fx3-slave-fifo-interface реализация для плис написана - надо только разобраться скорость до 3,2Гбит/с у FTDI есть аналогичное решение На мой взгляд альтернатива PCIe и 10G ethernet не плохая (возможно более медленная но более бюджетная и "скорость старта" выше)

Спасибо, за интересные мысли/идеи.. Будут еще предлагайте :)

Респект...

Реализация TCP/IP с DHCP на SV

вот еще ссылка (я по ней начинал) https://bitlog.it/20170820_building_embedded_linux_for_the_terasic_de10-nano.html

С этого я и начал :) Совет как симулить принят Спасибо можете дать ссылку на язык P4? уже нашел https://github.com/p4lang/

Может есть у кого то литература/статьи как лучше это на vhdl/verilog сделать Может есть наработки которыми можете поделиться или где то видели/находили целевая FPGA arria10 PS я только начал смотреть в этом направлении - читаю что предлагает гугл :)

где такую красивую картинку взяли?

Для написания своего ядра нужна спецификация стандарта slvs-ec... Ищу ...

Деление чисел (verilog)

Пршу оставить ссылки на корки здесь Потом же проще делиться Это просто просьба...

Спасибо большое

Добрый день Помогите пожалуйста с скачиванием референс дизайна http://XAPP585.zip Вот pdf : https://www.xilinx.com/support/documentation/application_notes/xapp585-lvds-source-synch-serdes-clock-multiplication.pdf Ответы можно в личку... Заранее спасибо за помощь.

Спасибо за помощь. Буду дальше разбираться...

Есть видеосенсор с таким интефейсом надо его интефейс как бы удлинить/дотянуть - изза нехватки там места для нормальной платы с FPGA Изза этого и спрашиваю про возможность применения какогото какогото конвертора в кабель и обратно https://www.macnica.com/americas/web/products/ip-software/slvs-ec-rx-ip/what-is-slvs-ec Возможно у кого то есть стандарт slvs-ec и может поделитьсся буду благодарен (в личку)

Добрый день Вопрос собственно существуют ли какие то решения передать SLVS-EC (видеосенсор) до 1м без применения FPGA

Для квартуса нужно делать инициализацию из файла *.mif Либо присваивать значения массива прямо из описания...

Respect! возможно стоит выложить готовый Ваш проект для Cyclone 10 LP Evaluation Kit. - отдельно и дать к нему скрин по утилизвции логики и тому подобное возможно выложить отдельно варинт loopback для быстрой проверки описать порты вход/выход по возможности...

читаю я правильно - уже проверил помогите пожалуйста переделать авалон шину в бурст режим - описание выше во вложении

Формирование на лету изображения (чтения из блочной памяти тоже получилось), а вот с ddr памяти никак - даже статическое изображение ...