-
Постов
3 861 -
Зарегистрирован
Весь контент Maverick_
-
Регистратор
Maverick_ ответил Spb тема в Работаем с ПЛИС, области применения, выбор
почитайте это может поможет -
Вы ошиблись веткой. Вам сюда.
-
тема диссертации
Maverick_ ответил addi тема в Работаем с ПЛИС, области применения, выбор
Я когда-то тоже хотел ее писать, выбрал тему (Распознавание образов на ПЛИС ( делать/реализовывать хотел это на языке VHDL) ). Трудность оказалась для меня найти руководителя. На работе занимаюсь схожей тематикой - разработка цифрового устройства на ПЛИС, которое снимает изображение звездного неба с CCD и находит на снятом изображении звезды. Все было б ничего, но есть маленькое требование- делать это "на проходе". Другими словами я бы нашел бы где диссертацию внедрить на производстве. -
помогите с VHDL
Maverick_ ответил libricon тема в Языки проектирования на ПЛИС (FPGA)
Не заметил. Как говорится повторение - мать учения :beer: -
помогите с VHDL
Maverick_ ответил libricon тема в Языки проектирования на ПЛИС (FPGA)
Только конструкции, предложенные SFx, не синтезируемые!!! :( Для синтезируемых конструкций нужно просто добавить счетчик который бы отсчитывал бы время! :) -
Еще некоторые программы не любят кирилицу и пробелов в наименовании установочной директории :) ЗЫ Пользуйтесь ISE со всеми сервис паками
-
помогите с VHDL
Maverick_ ответил libricon тема в Языки проектирования на ПЛИС (FPGA)
Опишите свою задачу более подробно, пожайлуста. Какие входные данные, какие выходные данные, что должно делать Ваше устройство? По поводу русских книг поищите здесь в поиске наберите VHDL -
Решил просто помочь человеку с поиском :) Довольно не плохое обсуждение этого вопроса велось здесь: http://electronix.ru/forum/index.php?showtopic=18207 ссылки на литературу http://electronix.ru/forum/index.php?showtopic=17470 http://electronix.ru/forum/index.php?showtopic=47061
-
Вы хотите через ПЛИС пропускать сигнал с частатой 5644.8 МГц (примерно равно 5,6 ГГц)?
-
Спасибо, за информативный ответ! :) Жаль, что на Verilog :crying:
-
Но, к сожалению, точность при не большом количетсве значений в таблице, тоже не высокая :( Так Вы Cordic сделали или просто преобразователь "декартовых координат в полярные". Поясните пожайлуста.
-
посмотрите здесь
-
ПЛИС xilinx
Maverick_ ответил BSU тема в Языки проектирования на ПЛИС (FPGA)
задайте пожайлуста вопрос по конкретнее -
Verilog в Quartus-е
Maverick_ ответил aprox тема в Языки проектирования на ПЛИС (FPGA)
:) :) :) ;) Как я сразу не понял сарказма!? :) :) :) ;) -
Verilog в Quartus-е
Maverick_ ответил aprox тема в Языки проектирования на ПЛИС (FPGA)
Позвольте мне с Вами не согласиться :( AHDL может и хорош, только на мой взгляд он мертвый язык. Поясню почему: 1. Он предназначен только для микросхем Altera 2. Программное обеспечение подходит только фирмы Altera (насколько мне известно) 3. Описание цифровой схемы получается слишком громоздким, на мой взгляд. З.Ы. Это просто мое мнение. -
Например такая проверка может быть: Там есть навреняка многовыводный разъем (кажется -> Hirose FX2 expansion connector), делаешь счетчик и выодишь его выходы на этот разъем и смотришь осцилографом, что получаешь. Таким образом, проверяешь работу самой ПЛИС. З.Ы. В принципе Xilinx на сайте выкладывает демонстрационные битовые файлы для работы с starter kit. У меня ML402 так я на сайте нашел демонстрации работы с COM, PS/2, LAN
-
В чем вопрос? :1111493779:
-
Извините, но я Вам не могу здесь помочь, так как сам этого не делал :crying:
-
:beer: Я в каждом файле создаю поле generic и там все прописываю. Файл - одно архитектурное тело ("architecture Behavioral of shim_mux is"). Таким образом, мне с ними пока удобно работать. P.S. В отдельный файл все поля generic я не пробывал выносить.
-
Шаблон описания параметризованного устройства на VHDL Пример описания 11 однотипных 8 разрядных компараторов. library ieee; use ieee.std_logic_1164.all; library work; package Const_type is type my_array is array (0 to 10) of std_logic_vector (7 downto 0); end package; library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use work.Const_type.all; entity proverka is Port ( CLK : in std_logic; rst : in std_logic; x : my_array; y : my_array; s : out std_logic_vector (10 downto 0) ); end proverka; architecture behavioral of proverka is begin process (clk,rst) begin if (rst = '1') then for i in 0 to 10 loop s(i) <= '0'; end loop; elsif (CLK'event and CLK ='1') then for i in 0 to 10 loop if ( x(i) < y(i) ) then s(i) <= '1'; else s(i) <= '0'; end if; end loop; end if; end process; end behavioral;
-
поищи тут и здесь Лично я работаю с продуктами Xilinx , пишу на VHDL
-
Это я знаю, но может еще чего появилось нового и хорошего ;)
-
Пожожая тема осуждалась тут
-
За материал по modelsim :a14: Еще есть материалы по работе с modelsim?