Maverick_

А эту объемную книгу в электронный вид перевести и поделиться не желаете?

А можно узнать как Вы делаете целочисленное деление за 12 тактов, наверное при разрядности данных 32 или 16. Поделитесь пожалуйста алгоритмом, а лучше описанием на VHDL (идеальный вариант :rolleyes: )/Verilog (если конечно это возможно) а не подскажите где можно взять готовую среду - gcc?

Спасибо :) , просветили!!! Я честно не знал этого до ныне.

Чесно говоря я такого не слышал (особенно не представляю если схемы нарисованы в shematic editor и с использованием генератора готовых ядер (например CoreGenerator в Xilinx ISE), то как будет будет делаться вывод об их эквивалентности) :laughing:

наверное лучше в двух вариантах (*.sch) и (*.pdf или *.jpg) и желательно хоть какие-то коментарии к схемам

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity shift_registerN is Port ( clk : in std_logic; -- shift_en : in std_logic; indata : in std_logic; flag : out std_logic; outdata : out std_logic_vector(15 downto 0)); end entity shift_registerN; architecture behavioral of shift_registerN is signal data_int : std_logic_vector(15 downto 0):= (others => '0'); signal cnt : std_logic_vector(3 downto 0):= (others => '0'); signal flag_int : std_logic; begin --сдвигающий регистр process (clk, indata, data_int, shift_en) begin if ( clk'event and clk ='1') then --if shift_en = '1' then data_int <= data_int(14 downto 0) & indata; end if; --end if; outdata <= data_int end process; --счетчик process (clk, shift_en, cnt, rst) begin if shift_en = '0' then cnt <= (others => '0'); elsif (clk'event and clk = '1') then cnt <= cnt + "0001"; end if; end process; --формирование строб-импульса process (clk, cnt, flag_int) begin if (clk'event and clk = '1') then if cnt = "1111" then flag_int <= '1'; else flag_int <= '0'; end if; end if; flag <= flag_int; end process; end behavioral; Как я понял, проблема была в разрешающем сигнале для сдвигающего регистра(его я закоментировал)

Смотрел их, к сожалению не нашел :laughing: Разгребать там нечего - имеется поиск и все уже структурировано. :) Помогите я не знаю как это красиво написать/сделать, чтобы народ заинтерисовать Если не сложно пожалуйста, внесите в документ Ваши предложения/замечания (Как Вы их видите). ЗЫ На мой взгляд они логичные и правильные

Форумчане, может быть все таки попробуем довести до ума вопрос с документацией для FPGA/CPLD? Т.к. вопросы на эту тематику будут все чаще и чаще будут задаваться, а конкретного ГОСТа нет (по крайне мере я его не нашел). Общими силами написать типа "методички"(статьи, правил, требований) по поводу конструкторской документации для разработанных проектов в FPGA/CPLD. На мой взгляд она многим будет полезна. Так как Вам мое предложение? ЗЫ Свой труд на эту тему я выложил в предыдущем своем сообщении (см выше) С уважением Алексей :rolleyes:

Как я понял здесь документация готовится по договорености сторон. ГОСТа в свое время я не нашел. Ранее этот вопрос поднимался: здесь здесь 1 на основе этих обсуждений(предложений, рекомендаций) я для языка VHDL (так как я на нем программирую) написал рекомендации (требования, правила) на русском языке. Сейчас я пытаюсь сам им следовать. Это по поводу описания самой цифровой схемы схемы в ПЛИС. Конечно не помешает дополнительно - описание реализуемых алгоритмов (например фильтров и т.д.), устройств (например интерфейсы связи); - структурно-функциональная схема для всего проекта с описанием (это может быть и файл верхнего уровня (sсhemathic)); - если в описании имеются директивы для синтеза - указать это отдельно (для чего, зачем); - оговорить отдльно если были использованы IP ядра, как разработчиков фирмы изготовителя программного обеспечения (Altera, Xilinx и т.д.) или стороннего производителя к которому нет VHDL/Verilog описания (имеется только netlist); - Может быть оговорить граничные частотно-временные характеристики, ограничения проекта ЗЫ. Документ я делал для себя и может некоторые ньюансы (в формулировках), ошибки(хотя, я их на сегодняшний день не вижу) имеются. Единственно чего я там не прописал так это отступы, пробелы при написании самой программы. Литература которой пользовался при написании данного документа приведена в конце. ЗЫ. ЗЫ. Предложения, рекомендации и нарекания я выслушу очень внимательно по поводу документа.

Может быть кто-то поделиться данным стандартом (VHDL: IEEE1076-2008) :1111493779: ЗЫ желательно полный вариант и в pdf формате

Название: Системы автоматизированного проектирования фирмы Altera MAX+plus II и Quartus II. Краткое описание и самоучитель Автор: Комолов Д. А. Издательство: РадиоСофт Год: 2002 Страниц: 352 Формат: djvu Размер: 13 Мб ISBN: ISBN 5-93037-098-2 Качество: хорошее Язык: русский В книге рассматриваются средства проектирования специализированных цифровых устройств на базе программируемых логических интегральных схем (ПЛИС) фирмы Altera. Даются основные сведения о пакете MAX+plus II и раскрываются возможности его основных модулей, обеспечивающих полный цикл проектирования специализированной микросхемы. Сквозные конкретные примеры проектирования, рассматриваемые в книге, помогут начинающим разработчикам быстро освоить процедуру проектирования с использованием САПР MAX+plus II и Quartus II и получить навыки работы с ними, а опытные разработчики смогут открыть для себя новые функциональные возможности этих САПР для построения надежных и эффективных цифровых систем. Приведенный словарь терминов помогает быстрее освоиться с англоязычными наименованиями и обозначениями, используемыми в рассматриваемых САПPax. Книга предназначена для инженерно-технических специалистов, занимающихся проектированием специализированных цифровых аппаратных средств, а также для студентов соответствующих специальностей. книга книги по языкам хHDL

В схематик едиторе или описываешь это на языке

Пробовал. К сожалению это не решает проблему :smile3046:

Указанные Вами ошибки я исправил - проблему не сняло. Ниже привел исправленную программу library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity shift_registerN is Port ( clk : in std_logic; shift_en : in std_logic; indata : in std_logic; flag : out std_logic; rst_out : out std_logic; outdata : out std_logic_vector(15 downto 0)); end entity shift_registerN; architecture behavioral of shift_registerN is signal data_int : std_logic_vector(15 downto 0):= (others => '0'); signal cnt : std_logic_vector(3 downto 0):= (others => '0'); signal shiften : std_logic; signal flag_int : std_logic; signal shift_in : std_logic; attribute SHIFT_EXTRACT : string; attribute SHIFT_EXTRACT of data_int : signal is "NO"; begin process (clk, shift_en) begin if ( clk'event and clk ='1') then shiften <= shift_en; end if; end process; process (clk, indata) begin if ( clk'event and clk ='1') then shift_in <= indata; end if; end process; process (clk, shift_in, data_int, shiften) begin if ( clk'event and clk ='1') then if shiften = '1' then data_int <= data_int(14 downto 0) & shift_in; end if; end if; outdata <= data_int; end process; process (clk, shiften, cnt) begin if shiften = '0' then cnt <= (others => '0'); elsif (clk'event and clk = '1') then cnt <= cnt + "0001"; end if; end process; process (clk, cnt, flag_int, shiften) begin if (clk'event and clk = '1') then if shiften = '1' then if cnt = "1111" then flag_int <= '1'; else flag_int <= '0'; end if; end if; end if; flag <= flag_int; end process; --process (clk, flag_int) --begin --if ( clk'event and clk ='1') then --flag <= flag_int; --end if; --end process; end behavioral;

У меня Xilinx ISE 10.1.03. Возникла проблема на разных этапах симуляции разные результаты. Помогите это дело исправить. Справа рисунок функционального моделирования (Behav Simulition) Слево рисунок моделирования после имплементации (Post-Rout Simulition) library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity shift_registerN is Port ( clk : in std_logic; shift_en : in std_logic; indata : in std_logic; flag : out std_logic; outdata : out std_logic_vector(15 downto 0)); end entity shift_registerN; architecture behavioral of shift_registerN is signal data_int : std_logic_vector(15 downto 0):= (others => '0'); signal cnt : std_logic_vector(3 downto 0):= (others => '0'); signal flag_int : std_logic; begin --сдвигающий регистр process (clk, indata, data_int, shift_en) begin if ( clk'event and clk ='1') then if shift_en = '1' then data_int <= data_int(14 downto 0) & indata; end if; end if; outdata <= data_int end process; --счетчик process (clk, shift_en, cnt, rst) begin if shift_en = '0' then cnt <= (others => '0'); elsif (clk'event and clk = '1') then cnt <= cnt + "0001"; end if; end process; --формирование строб-импульса process (clk, cnt, flag_int) begin if (clk'event and clk = '1') then if cnt = "1111" then flag_int <= '1'; else flag_int <= '0'; end if; end if; flag <= flag_int; end process; end behavioral; Как сделать так чтобы моделирование после имплементации совпадало с функциональным моделированием. На мой взгляд судя по коду оно таким и должно быть (совпадать с функциональным моделированием). ЗЫ Я так понимаю синтезатор где-то добавляет триггер (на выходе/входе outdata ???), но зачем мне не понятно и как эту вставку отключить - вот в чем вопрос.

Можно попросить я просто в сигнальных процессорах профан полный. Если Вас не затруднит напишите петлевой тест. Я работаю с ПЛИС (язык VHDL/Verilog). Или это провадами замыкается?

да в xilinx есть MIG (Memory Interface Generator). Кстати, результатом работы является VHDL/Verilog описание

Нужен пример программы для работы с даным интерфейсом (серия процессора TMS320C6701). Очень нужно!!! Помогите!!!

почитай тут

обратитесь с этим вопросом на ветку "Программируемая логика (ПЛИС) - Programmable Logic (FPGA,CPLD, PLD)"

Это хорошо, даже очень хорошо! :rolleyes:

Еще маленькое замечание у меня постоянно пишет что дата и время последнего посещения, хотя я уже после этого не раз оставлял даже сообщения С возвращением; Ваш последний визит: Dec 23 2008, 18:04

Полностью согласен. Особенно если в описании имеется описание блоков памяти, вставки генерируемых макроблоков/модулей и т.д. Какая версия у Вас ISE более конкретно? Стоят ли все обновления? Может Вы в модулях VHDL используете операторы которые не поддерживаются синтезатором. почитайте это может поможет Какую ПЛИС Вы используете? ЗЫ Помощь будет более эфективная, если выложите проект или файлы на VHDL/Verilog.

Вы уверены?

Почините ПОЖАЙЛУСТА Мой профиль, прием и отправку личных писем и сделайте подсказку для кнопок. :1111493779: И подскажите где глобальный поиск по всему форуму?