Maverick_

Вы предоставили отрывок кода по которому что либо говорить очень сложно, во всяком случае для меня. Например не ясно: Где тактовый сигнал? Какие внешние сигналы, какие внутри архитектурного тела формируются и каким образом?

Как я понимаю нужно сделать последовательно-паралельный преобразователь для каждого цвета (RGB). Так как входящая информация поступает последовательно, то для выходной (в паралельном виде) информации используется частота 3*F. Таким образом, для каждого пикселя получаем отдельно информацию(уровень) для каждого цвета(R и G и B ). ЗЫ но это всего лишь мое предположение.

Вы может хотя бы код предоставили где есь "Строчку, которая такое вытворяет, я знаю. Как еще можно решить задачу доступа к произвольному биту", а то как то получается интересно... :1111493779:

Так попробуйте использовать Digital ClockManager в Xilinx. Он позволяет довольно точно выставить требуемую задержку, увеличить/уменьшить тактовую частоту в требуемое число раз. DCM

Наверно вместо промодулировал и проможулировал должно быть промоделировал. Зачем Вам функция assert, если в симуляторе все будет и так видно (Вы будете параллельно наблюдать за изменениями всех выходных сигналов с двух модулей), если сделаете как я Вам рекомендовал. Вы в схематик едиторе свой модуль на vhdl видете как символ? Что Вы хотите сделать/реализовать?

Что это такое: Многотактовая синхронизация (Multi-Cycle Assignment) ? :cranky: ПОЖАЙЛУСТА!!! По инету покапался ничего толкового не нашел :crying:

Параллельно подаете воздействие на схему (нарисованную в схематике) и там же (в схематике) из библиотеки берете модуль описанный на VHDL. Или это все делаешь ручками в VHDL. Схематично показал внизу (блок 1 - схематик; блок 2 - модуль VHDL) img.bmp

Что форум стал красивее согласен. Но возникли трудности в личном профиле: > Форум разработчиков электроники - Electronics developers forum > Ваша Панель управления Не могу посмотреть входящие и исходящие письма. Пишет: Fatal error: Call to a member function menu_bar_new_link() on a non-object in /home/electronix/electronix.ru/forum/sources/components_ucp/gallery.php on line 59

Meyer-Baese, U., Digital Signal Processing with Field Programmable Gate Arrays, Springer, 2001 книга плиз стяните кто-то с торента

Вот пример ОЗУ на VHDL Запись входных данных производится по положительному (нарастающему) фронту сигнала синхронизации при наличии выскокого логического уровня на входе разрешения записи. При отсутствии фронта тактового сигнала и выскоком логическом уровне на входе разрешения записи данные из ячейки, номер которой определяется состоянием сигналов на адресных входах, передаются на выходы ОЗУ. Операция чтения данных из ОЗУ выполняется также при наличии низкого логического уровня на входе разрешения записи независимо от поведения сигнала синхронизации. Первый порт предназначен только для чтения информации, хранящейся в ОЗУ. Второй порт позволяет выполнять как операции чтения, так и записи входных данных. Описание портов: clk − вход тактовой частоты. we − одноразрядный вход разрешения записи; a − 17 разрядный адресный вход первого порта; dpra – 17 разрядный адресный вход второго порта; di − 16 разрядный вход данных; spo – информационный 16 разрядный выход первого порта; dpo – информационный 16 разрядный выход второго порта; library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity ram1024_16 is Port ( clk : in std_logic; we : in std_logic; a : in std_logic_vector(16 downto 0); dpra : in std_logic_vector(16 downto 0); di : in std_logic_vector(15 downto 0); spo : out std_logic_vector(15 downto 0); dpo : out std_logic_vector(15 downto 0)); end ram1024_16; architecture behavioral of ram1024_16 is type ram_type is array (1023 downto 0) of std_logic_vector (15 downto 0); signal RAM: ram_type; signal read_a: std_logic_vector(16 downto 0); signal read_dpra: std_logic_vector(16 downto 0); begin process (clk) begin if (clk'event and clk = '1') then if (we = '1') then RAM(conv_integer(a)) <= di; end if; read_a <= a; read_dpra <=dpra; end if; end process; spo <= RAM(conv_integer(read_a)); dpo <= RAM(conv_integer(read_dpra)); end behavioral; Есть Language Templates в Xilinx ISE там есть примеры всех синтезируемых конструкций (тригеры, счетчики, мультиплексоры и т.д.) :)

С НАСТУПИВШЕМ НОВЫМ ГОДОМ!!! :santa2: :santa2: :santa2: :yeah: ЖЕЛАЮ ВСЕМ УДАЧИ И ЗДОРОВЬЯ!!!

присоединяюсь к вопросу :)

up :rolleyes:

:) :) :)

Кстати вот еще нашел интересную статейку :) UnusualClockDeviders.pdf

Главное найти руководителя, а тему можно найти всегда

У тебя не хватало библиотек. Мне кажется, что можно описать это в одном процессе: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity adder is port ( CLK : in std_logic; A, B : in std_logic_vector(31 downto 0); RESET : in std_logic; Q : out std_logic_vector(31 downto 0) ); end entity; architecture adder_arch of adder is signal qq : std_logic_vector(31 downto 0); begin process (CLK, A, B, RESET) begin if(RESET = '0') then qq <= (others => '0'); elsif rising_edge(CLK) then qq <= A + B; end if; Q <= qq; end process; end architecture;

Почитай вложение может поможет :) DDS.pdf

Скиньте пожайлуста и мне свой старый проект для ISA шины на PC104.

Стандарты: :) IEEE Standards Association standards.ieee.org нормативная и техническая документация РФ. ГОСТы и СНиПы docs.nexter.ru нормативные и технические материалы (linux.nist.fss.ru/hr/doc/gost/) www.nist.ru/hr/doc/ нормативная и техническая документация electrichelp.narod.ru www.mhts.ru/biblio/

Здесь

Образование: 1995-1999 Судостроительный техникум Киевской Академии Водного Транспорта специальность «Радиоаппаратостроение» 1999-2005 Национальный Технический Университет Украины «КПИ» Радиотехнический факультет специальность «Производство электронных аппаратов» специализация «Системы автоматизированного проектирования радиоэлектронной аппаратуры» квалификация «Радиоинженер-конструктор-технолог» Опыт работы (3 года): • Разработка чертежей в AutoCAD, PCAD • Создание синхрогенератора на ПЛИС на VHDL для линейного/матричного датчика изображения (накопления и переноса зарядов и очистки транспортных регистров) • Создание цифрового фильтра и выделения звездообразных объектов для обработки поступающего с матрицы кадра изображения, на ПЛИС на VHDL • Разработка цифровой системы распознавания и выделения звездообразных объектов на ПЛИС фирмы XILINX на VHDL P.S. Писать в личку.

Если работает с core от altera || xilinx и с opencore Разница может быть только в том, что нужен ли в конечном итоге исходный код.

посмотри здесь

В схематике, на языке описания аппаратуре VHDL, AHDL, Verilog?