Maverick_

А есть у кого то эта статья в PDF у меня не все картинки отображаются :crying:

FSM привел что это тоже описание работы обычной логики(как дешифратора, мультиплексора, просто его проще писать :)), как и счетчика. Напрмер, счетчик я привык описывать так и с такими библиотеками (синтезатор понимает и подставляет соответствующий макрос(макромодуль)). library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter is Port ( clk : in std_logic; en : in std_logic; rst : in std_logic; count : out std_logic_vector(7 downto 0)); end counter; architecture behavioral of counter is signal cnt: std_logic_vector (7 downto 0):= "00000000"; begin pr_d_e: process (clk, en, cnt, rst) begin if (rst = '0') then cnt <= (others => '0'); elsif (clk'event and clk = '1') then if (en = '1') then cnt <= cnt + "00000001"; end if; end if; count <= cnt; end process pr_d_e; end behavioral; Так как правильно все таки это делать на сегодняшний день, в соответствии со стандартами? Какие библиотеки при этом использовать?

Скорее всего, Вы ошиблись веткой, Вам сюда http://electronix.ru/forum/index.php?showforum=29

Извините, не внимательно прочитал в описаниях математических операций, то конечно нужно использовать библиотеку USE IEEE.NUMERIC_STD.ALL; а при описании например счетчика, FSM и т. д. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; Во всяком случае я так делаю :) Математику и логику разделяю на модульном уровне Иначе :07: :cranky: :cranky: :cranky:

Можно по подробнее "немного по-другому" это как?? И еще вопрос: почему мне Xilinx ISE 8.02.03 в Language Templates советуют использовать эти библиотеки, и когда только создаю в ISE VHDL modulе, то он мне автоматически выдается лист в котором присутствуют: Стандартный загаловок: имя файла, кто/где разработал и о чем проект - в коментариях; Приведенные библиотеки; Место под описание портов; Пустое архитектурное тело; наподобии такого: ---------------------------------------------------------------------------------- -- Company: -- Engineer: -- -- Create Date: 10:28:42 07/29/2008 -- Design Name: -- Module Name: ccc - Behavioral -- Project Name: -- Target Devices: -- Tool versions: -- Description: -- -- Dependencies: -- -- Revision: -- Revision 0.01 - File Created -- Additional Comments: -- ---------------------------------------------------------------------------------- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code. --library UNISIM; --use UNISIM.VComponents.all; entity ccc is end ccc; architecture Behavioral of ccc is begin end Behavioral; СТАНОВИТСЯ ОЧЕНЬ ИНТЕРЕСНО!!! :)

Разве без них можно обойтись???? Мне кажется, что без этих библиотек вообще синтеза не будет, без второй так точно :( Я считаю, что библиотеки library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; просто необходимы!!!

Только здесь вместо счетчика у Вас будет 32 разрядный сумматор :(

На мой взгляд коректнее описывать мультиплексор через case :) Посмотрите Language Templates там есть примеры синтезируемых базовых конструкций.

На мой взгляд, такие вещи нужно читать из нескольких книг параллельно, например описание что такое процесс и с чем его "едят" разные авторы описывают это по разному, кто более простым и понятным языком, но дает плохие примеры, а другой наоборот - плохое описание, но зато хорошие примеры.

StateCad входящий в пакет проектирования Xilinx ISE.

Спасибо des00!

Дополнительно можешь почитать http://electronix.ru/forum/index.php?showt...18207&st=45 и http://electronix.ru/forum/index.php?showt...48792&st=30

А Вы уверены в коректности кода? И какую схему сделает синтезатор?

Книга, содержит ответы на все вопросы с примерами на VHDL Д. С. Потехин, И. Е. Тарасов "Разработка систем цифровой обработки сигналов на базе ПЛИС" Рассмотрены широко распространенные алгоритмы цифровой обработки сигналов, а также особенности их реализации на базе программируемых логических интегральных схем (ПЛИС) фирмы Xilinx. Приведены примеры реализации цифровых узлов на языке описания аппаратуры VHDL, описание основных алгоритмов, анализ технических характеристик современных ПЛИС. Описан порядок работы САПР ISE. http://www.ozon.ru/context/detail/id/3301987/

Без проблем, подождем-с :) Нашел у Xilinx такой интересный документ на данную тему. Особенно информация на страницах: 3-15 "Comparing Signals and Variables (VHDL only)" 3-20 "Comparing If Statement and Case Statement" по Verilog там тоже какие то рекомендации даются, но в основном VHDL

Извините, за мою настойчивость, но может как-то доведем до разумного конца вопрос с документацией. Ранее это уже конечно обсуждалось , поднимал это des00. Мое предложение написать все это на русском языке и кстати на ветке ранее вопрос перевода поднимался. http://electronix.ru/forum/index.php?showt...18207&st=15 Я начал это делать и хотел бы это закончить P.S. Жду Ваших сообщений об не точностях, замечаний и пожеланий. :) С Уважением Maverick

За телефоны благодарствую :beer:

Не работает! - http://www.evo.net.ua

Попробуйте использовать Digital Clock Manager для этих целей, может поможет

Выкладываю документ, все что дали пригодилось и изучил и как по мне взял самое важное (или то что понимаю :)), кроме правил форматирования документа (оно для меня не принципиально, но можно и написать). Писал, к сожалению, для VHDL, так как Verilog не знаю. Спасибо за помощь des00 и sazh :a14: Про метастабильность стоит здесь упоминать или нет, если да то как это красиво сформулировать (материал на русском языке есть во вложении)? P.S. Только, пожалуйста, сообщайте об не точностях, свои замечания и пожелания. :) Согласен, исправил metastability.pdf

Можете посмотреть готовую реализацию на http://www.opencores.org/

Извините, поспешил! обнаружил некоторые некоректности, выложу документ позже.

Спасибо я этого не знал

я чего-то не могу понять то что я переводил и разбирался пишут, что использование комбинационной обратной связи крайне не желательно, а пункт 4.44 документа des00 рассматриваемого по ветке http://electronix.ru/forum/index.php?showt...18207&st=45 говорит обратное а также это говорит пункт 4.31 в документе des00. Ссылка на документ des00 http://electronix.ru/forum/index.php?act=A...ost&id=6137 Я кажется чего-то не допонимаю, объясните пожайлуста!

Докуметы, мне понравились будем читать и разбираться. Спасибо!!! По поводу "Да мнений может быть сколько угодно. Например у описанию активного сигнала. Активный низкий clr_n, высокий просто clr." тут я с Вами согласен, но можно и так и это - как я пишу об этом просто договариваются в начальной фазе проектирования