Maverick_

Это я знаю, но может еще чего появилось нового и хорошего ;)

Пожожая тема осуждалась тут

За материал по modelsim :a14: Еще есть материалы по работе с modelsim?

Согласен, просто с точки зрения построения цифровой схемы одинаково. :) А разрядность сумматора, я не учитывал :(

С первым замечанием еще могу согласиться, а вот со вторым "Ну и ресурсы тоже таво... разные" позвольте не согласиться :) Ресурсы для ПЛИС, на мой взгляд, будут одинаковыми, просто последовательность операций иная.

Если N равен степени двойки тогда 1. Можно поставить суматор, который будет находить сумму X + X[i-1] + ... X[i - (N - 1)], а потом производиться соответствующая операция сдвига на N разрядов. 2. Можно производить соответствующий сдвиг на N разрядов с каждым Х, а потом находить их сумму. п. 1 и п. 2 это равноценны

Можно описание HDL или схему выложить

Еще вопрос Если стоит Ethernet PHY, то управление сводиться к указанию читаем/пишем и выдачу/прием данных и все. пакеты он(Ethernet PHY) формирует сам. я правильно понимаю? Его нужно ли программировать для работы с ним, если да то каким образом?

Располагаю вот этим http://www.plis.ru/pic/pict/File/ml40x.pdf Проблема та же что http://electronix.ru/forum/index.php?showtopic=46451 P.S. Board ML402 P.S. P.S. Если у кого-то имеется datasheet на Marvell Alaska PHY(88E1111) поделитесь, ПОЖАЙЛУСТА!!!. почта: [email protected] Заранее благодарен.

Спасибо! Вы с ним уже работали? смотрели? как он Вам? реализация под Xilinx или Altera?

Вопрос новичка в этом деле, можете посоветовать литературу(рекомендации, короче любую информацию) по реализации ethernet конроллера на hdl языке и как работать например со встроенным (Virtex 4 серия FX). Что такое "MII, RMII ....."? З.Ы. по гугли искал, что-то нашел, но больших результатов это не принесло. Может плохо искал :crying: З.Ы. З.Ы. Буду очень признателен если кто-то поделиться своей реализацией.

Всем спасибо! :)

Поясните пожалуйста, поподробнее, не понимаю как это "точность определяется точностью 100 МГц."

Прошу прощения, забыл упомянуть. Длительность импульсов 2,5-5% от периода частоты (20Гц, 30Гц, 40Гц, 50Гц, 60Гц, 70Гц, 80Гц, 90Гц, 100Гц). Синтезатор частоты должен по команде из вне выдавать нужную частоту (20Гц, 30Гц, 40Гц, 50Гц, 60Гц, 70Гц, 80Гц, 90Гц, 100Гц). Отклонение в сетке частот допускается до плюс/минус 3...4Гц

Требуется получить частотную сетку 20 Гц до 100Гц с шагом 10 Гц из тактовой частоты 100 МГц. Кристал Virtex 4 SX35 Как это красиво организовать? Подкиньте идею, а лучше готовую реализацию, желательно на VHDL :) Сделана связка счетчик и Цифрового Синтезатора Частоты (DFS) . Нашел по этому поводу статью, смотрите вложение, но она мне кажется слишком ресурсоемкой при реализации. З.Ы. Хотелось бы максимум уменьшить разбег фаз. ____________________________________________________.pdf

Посмотри тут http://www.thorsten-gaertner.de/vhdl/vhdl.htm http://xgoogle.xilinx.com/search?getfields...mp;lang2search=

А это что http://www.opencores.org/pdownloads.cgi/li...1framerdeframer Если срочно нужно попросите и Вам скачают, извините, но у меня Login на www.opencores.org нет.

http://www.opencores.org/projects.cgi/web/...framer/overview

Может расскажите, что Вам нужно и проще будет заново написать на необходимом Вам языке, чем разбираться в программе :)

Выкладываю некоторые преводы на русский язык по ITU. Может кому-то пригодится :) G727_721_726a_727a.rar

Я просто предложил свой вариант. Мое мнение - слишком громоздкой реализации я не предложил. :) З.Ы. Вариантов решений одной и той же задачи может быть много, просто надо уметь выбирать из множества правильную и оптимальную. Сколько людей - столько мнений и решений. :)

описание цифрового устройства на VHDL (FSM), формирующего одиночный импульс длительностью равной периоду тактовой частоты. Описание портов: clk − вход тактовой частоты; rst – вход асинхронного сброса; inp – вход; outp – выход. 1) по переднему фронту входного сигнала: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity rise_fsm is port(clk : in std_logic; rst : in std_logic; inp : in std_logic; outp : out std_logic ); end rise_fsm; architecture behavior of rise_fsm is type state_type is (S0, S1, S2, S3); signal curr_state : state_type := S0; signal next_state : state_type := S0; begin comb: process(curr_state, inp) begin case curr_state is when S0 => outp <= '0'; if(inp = '0') then next_state <= S1; else next_state <= S0; end if; when S1 => outp <= '0'; if(inp = '0') then next_state <= S1; else next_state <= S2; end if; when S2 => outp <= '1'; next_state <= S3; when S3 => outp <= '0'; if(inp = '0') then next_state <= S1; else next_state <= S3; end if; end case; end process comb; sync: process(clk, rst) begin if(clk'event and clk = '1') then if(rst = '0') then curr_state <= S0; else curr_state <= next_state; end if;end if; end process sync; end behavior; 2) по заднему фронту входного сигнала: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity fall_fsm is port(clk : in std_logic; rst : in std_logic; inp : in std_logic; outp : out std_logic ); end fall_fsm; architecture Behavioral of fall_fsm is type state_type is (S0, S1, S2, S3); signal curr_state : state_type := S0; signal next_state : state_type := S0; begin comb: process(curr_state, inp) begin case curr_state is when S0 => outp <= '0'; if(inp = '1') then next_state <= S1; else next_state <= S0; end if; when S1 => outp <= '0'; if(inp = '1') then next_state <= S1; else next_state <= S2; end if; when S2 => outp <= '1'; next_state <= S3; when S3 => outp <= '0'; if(inp = '1') then next_state <= S1; else next_state <= S3; end if; end case; end process comb; sync: process(clk, rst) begin if(clk'event and clk = '1') then if(rst = '0') then curr_state <= S0; else curr_state <= next_state; end if; end if; end process sync; end Behavioral;

Так как Вы привели примеры на Verilog, которого я к сожалению не знаю (знаком, но очень поверхностно) и не смог понять и проверить Ваши утверждения до конца. Из-за этого я так и написал. З.Ы. Изначально вопрос стоял про Vhdl

Может быть данная ветка для него закрыта. :crying:

Я имел ввиду при описании на VHDL