Flood

Читал хорошо - написал плохо. Как уж так получилось перевернуть термин - теперь загадка :) Имел ввиду именно последовательную шину и связанный с этим рост latency. С параллельной шиной как раз вопросов не было бы.

При использовании SSD это не актуально.

"Компьютер не слабый" - фраза ни о чем. Если речь по ISE, то можно разрешить использовать многоядерность. Но это почти ничего не даст. Для ускорения нужно увеличивать частоту работы процессора и объем памяти (до разумных пределов). Увеличение числа ядер в ISE практически ничего не дает. Скорее, имеет смысл использовать максимально быстрый процессор с Turbo Boost и выключить многоядерность.

Направление указывается в описании порта верхнего уровня проекта. в UCF указывается номер ноги и IO стандарт ( NET "aaa" LOC="AB12" | IOSTANDARD="LVCMOS25" ). Тут же можно указать доп. свойства, например PULLUP. IOSTANDARD должен соответствовать напряжению питания Vcco банка, к которому относится этот пин. Если номер пина не указать, соответствующий порт не исчезнет, а будет размещен на любое свободное место. Описание всего этого есть в SelectIO Guide на нужное семейство ПЛИС и Constraints Guide.

Может, подскажете заодно по этим старым семействам - формально до 13.1 они поддерживались, но на деле возможности были сокращены. Например, уже давно (с версии 9.1) нет визардов для трансиверов Stratix GX, хотя сами кристаллы поддерживаются. Но вот чего я не смог найти - так это какого-нибудь документа, из которого можно было бы понять, на какой версии заканчивается "полноценная" поддержка кристалла (с IP, мегавизардами и т.п.). Из стандартных Release Notes этого не понять ну никак. М.б. существует шпаргалка по этой теме?

Интересно, какие Latency ожидаются на HMC с ее параллельной шиной? Сотня-другая нс, или все не так плохо?

По-идее, если земли ПК и устройства соединены, ничего гореть не должно, даже при подключении на живую (хотя так делать и не стоит). Если земли связать невозможно, есть вариант использования ноутбука с питанием от батареи - тогда тоже гореть не должно. Но лучше иметь везде общую землю и не рисковать.

Разница в стоимости всего в два раза. Но платится все из своего кармана, т.к. речь об разовом изготовлении инструмента для собственного удобства. Время особо не ограничено, есть возможность поэкспериментировать, особенно если это эксперименты на модели.

Оно-то понятно, в любой момент готов перескочить на 4 слоя. Но замахнуться на 2 слоя хочется, вопрос как? Источник для вдохновения, например, такой: http://electronix.ru/forum/index.php?s=&am...t&p=1173815 А также китайские удлинители PCIe на обычных шлейфах от дисководов (это к вопросу о гетинаксе с проволочками). Насчет платы по ссылке - хоть это и не PCIe, задача там покруче. Понятно, что автор - профессионал трассировки и подобных вопросов не задавал. Тем не менее, считаю, что надо интересоваться нестандартными вещами и путями их решения.

Есть задача сделать простенькую (схемотехнически) плату, на которой PCI Express 3.0 (8 ГГц) будем коммутироваться между несколькими разъемами. Соответственно, на плате диф. пары (с переходными), клоковый драйвер, ключи и немного управляющей логики с питанием. По топологии вроде бы укладывается в два слоя. Но возникает вопрос - как добиться согласования волнового сопротивления на двухслойной плате? Опыта разводки плат довольно мало, и такая задача ставит в тупик. Готовые рецепты расчета микрополосковых линий с полигоном земли в ближайшем слое тут не работают - т.к. этих слоев нет. Подложить землю, даже с другой стороны, скорее всего не получится - там тоже ожидается сигнальная трассировка. Можно попытаться положить землю по бокам диф. пар, но как это посчитать и какой софт может помочь с моделированием? Можно, конечно, плюнуть и сделать 4 слоя, но обидно было бы усложнять плату только из-за неумения решить слегка нестандартную задачу. Буду очень благодарен за мнения и советы!

"Уделал" - это когда в одной версии разводилось, а в другой нет. Насчет сида - на презентациях по Vivado рассказывали, что теперь этот пережиток прошлого изжит на корню. Т.е. алгоритмы поиска решения в ISE зависели от начальной точки (сида), а Vivado всегда находит наилучший возможный для выбранной стратегии вариант, соответственно, смысл сида потерян. Верится в это с трудом, но на практике я видел проект, который в ISE разводится только под smartXplorer'ом, а в Vivado - просто разводится и все. Но это относится только к MAP & PAR. PlanAhead != Vivado, совсем. Только GUI внешне похожи.

Если кратко: ISE все.

Смысл гадать? Посмотрите pad report (файл .pad). Там будет видно, куда оказался посажен ресет. Если такой внешний пин не нужен, правильнее всего убрать его из портов топ-левела.

Так нельзя! Это лишь означает, что ограничений на этот порт нет и его можно развести на любую ножку. Посмотрите pad report, там будет видно, куда плейсер пихнул этот пин. Возможно, как раз на ваш магический P143. А может, ваши проблемы с этим и не связаны. НО в любом случае, оставлять порт без LOC нельзя. Интересно, и какая же частота ожидается на CLK? Пока этот абсолютно не корректный асинхронный код не исправлен, двигаться дальше нельзя.

То есть вы знаете, что проект не собирается (есть временные ошибки), но хотите узнать, выльется ли это в реальные проблемы? Если ваш проект - не какое-то радиолюбительство, тут нечего проверять, нужно считать, что проблемы будут. Как вообще можно рассчитывать на что-то другое?

Если существует поддерживаемая импактом ПЗУшка, отличающаяся только ID (т.е. размер и команды те же), то проблему можно решить сломав файл данных для импакта. Для версии 14.6: ISE_DS/ISE/data/spi.acd - вот это файл настроек для SPI-флешек. Он зашифрован и сжат. Сохраняем его копию под новым именем. ISE_DS/ISE/data/cse/spi.acd - он же, но на этот раз в открытом тексте. Убеждаемся, что нужного ID во всем файле нет (иначе и править ничего не надо). Редактируем поле IDCODE или добавляем поле IDCODE_2 для нужного чипа. Сохраняем файл в ISE_DS/ISE/data/spi.acd. Удачи!

Адский текстовый редактор. (Самый?) мощный, но по-настоящему красноглазый. http://ru.wikipedia.org/wiki/Vim

Да есть такие корпуса, у Schroff например. Есть и системы типа RadiSys SYS-6002. Но новый в масле и по цене самолета мне не нужен. Ищу что-нибудь снятое с эксплуатации, ненужное и дешевое. Вдруг найдется.

Хотелось бы купить малогабаритный ящик или отладочное шасси ATCA на 1 или 2 слота с блоком питания 220В. Чем дешевле и меньше размерами - тем лучше. Можно старый, гнутый и т.п. От бэкплейна нужно только питание (и по возможности вентиляция). [email protected]

Я тут сбросил Вам в ЛС отвлеченный вопрос на тему сетевых процессоров. Посмотрите по возможности. Спасибо!

К чему такие придирки? Или если написано "чуть-чуть неправильно" - то так делать можно, а вот если "совсем неправильно" - уже нельзя? Очевидно, что простой блок в макросах способен вызвать проблемы, знать об этом и осознанно писать проблемные макросы - как минимум странно. С точки зрения повторного использования будет не важно, код не компилируется, или компилируется, но работает некорректно. Это влияет только на скорость выявления проблем. Все равно придется лезть в чужой (или в свой старый) макрос и его исправлять, или переписывать код так, чтобы после макроса не было точки с запятой. И зачем это нужно, если есть старый как сам C способ написания корректного кода? http://c-faq.com/cpp/multistmt.html О нем можно не знать, это нормально. Но знать и не использовать - в чем выгода?

Прямо с завода не запускались? Или после перезаписи/форматирования? Практика показывает, что контроллер SystemAce очень чувствителен к форматированию. На ML605 чуть что не так - ошибка. Возможно, на ML40x еще более старый и капризный контроллер.

Имеется ввиду, что порты верхнего уровня создаваемого IP-core не будут протянуты через I/OBUF. Если этого не указать, на портах, предназначенных для подключения к внутренним сигналам внешнего дизайна, внутри ngc будут болтаться IOB, что помешает сборке конечного проекта.

Сделать кучку туториалов для чужой платы (+ отдать саму плату) = 1500 баксов? Не, не эквивалентный. Вот сделать хороший набор примеров для собственного изделия - уже другой разговор. И то, даже если примеры окажутся удачными (особенно если удачными) - многие будут недовольны, мол, все-то неплохо, но ведь ради пиара собственной железки сделано.

Тем эти платы и хороши, что подобные обучалки уже сделаны для них самим Xilinx. Проблема только в устаревании чипа на 2 поколения. Но если посмотреть на тот же ebay, платы ML50x там периодически появляются и цены на них стабильно держатся на уровне $400-$500+, причем время от времени их за эти деньги кто-то покупает. Кто и зачем - ни малейшего понятия.