Перейти к содержанию
Поиск
    

alexadmin

Свой
 Профиль  Обзор контента

  • Постов

    758

  • Зарегистрирован

  • Посещение

 Тип контента 

Весь контент alexadmin

  1. Digilent программатор Xilinx

    alexadmin ответил ADA007 тема в Работаем с ПЛИС, области применения, выбор

    В виваде поддержка этих новых программаторов появилась с версии 2017.1 или 2017.2

  2. Как отловить ошибку в UART ? [РЕШЕНО]

    alexadmin ответил flammmable тема в Языки проектирования на ПЛИС (FPGA)

    1) Поставить по всем входам по два последователньых триггера. 2) Пока компилируется читать про метастабильность.

  3. Custom IP -> DataMover -> Zynq PS (валидность данных в DDR)

    alexadmin ответил svedach тема в Системы на ПЛИС - System on a Programmable Chip (SoPC)

    Счетчик даст возможность контроля. Задержка вряд ли велика (негде данным там оседать надолго). В конце-концов можно откалибровать это время и добавить задержку формирования прерывания (с запасом). Вряд ли ведь от ARM'а требуется наносекундная реакция на прерывание.

  4. Custom IP -> DataMover -> Zynq PS (валидность данных в DDR)

    alexadmin ответил svedach тема в Системы на ПЛИС - System on a Programmable Chip (SoPC)

    А добавьте в данные счетчик!

  5. Констрейны для DDR интерфейса

    alexadmin ответил zombi тема в Работаем с ПЛИС, области применения, выбор

    Погодите. Либо у меня что-то с английским либо с головой. "Если валидные данные заканчиваются раньше запускающего фронта тактового сигнала, то min положительный." "Если валидные данные заканчиваются позже запускающего фронта тактового сигнала, то min отрицательный." Я считал, что наоборот. Картинка в цитируемом посте выше тоже наоборот. После чего там модертор написав эти слова соглашается, что картинка правильная.

  6. Использование Record type

    alexadmin ответил jenya7 тема в Языки проектирования на ПЛИС (FPGA)

    Еще проще. Это удобно пока кривой софт не начнет падать при попытке сборке таких конструкций. Меня вивада, помню, так накормила. Написал все красиво, помоделировал. Запускаю сборку - падает синтезатор. Даже errata какая-то нашлась, но не устранена оказалась...

  7. Конфигурация CrossLink. Помогите, пожалуйста.

    alexadmin ответил DSIoffe тема в Работаем с ПЛИС, области применения, выбор

    Никогда не имел дела. Но не конфликтуют, видимо, потому, что чип-селекты разные.

  8. XILINX 2018 ILA ядро не видит тактовый клок, при его наличии.

    alexadmin ответил Kronac тема в Среды разработки - обсуждаем САПРы

    Да ладно! https://www.google.com/search?client=firefox-b-d&q=vivado+ila+free+running+clock

  9. XILINX 2018 ILA ядро не видит тактовый клок, при его наличии.

    alexadmin ответил Kronac тема в Среды разработки - обсуждаем САПРы

    Как-то так и есть. Когда у меня не free-running клок и я не хочу плясать с бубном, я перевожу данные из одного тактового домена в тот, где клок стабильный и смотрю уже там.

  10. Как распространить Generic сверху вниз в Block Design в Vivado?

    alexadmin ответил OparinVD тема в Среды разработки - обсуждаем САПРы

    Я понимаю, что это совсем не ответ на вопрос, но так ли уж нужны собственные ip-core в виваде? Этот ip packager сделан настолько не по людски, что как-то... После того, как появился режим Add RTL module, я забыл о них как о страшном сне.

  11. Китайские ПЛИС

    alexadmin ответил another_one тема в Работаем с ПЛИС, области применения, выбор

    Потому что сложно одной рукой пиратить, а другой сажать на 5 лет за контрафактный софт. Надо что-то одно выбрать.

  12. Узнать длину конвейера

    alexadmin ответил pavlovconst тема в Среды разработки - обсуждаем САПРы

    Если бы потерянные. Они ведь наоборот, в Vivade излишне оптимистичные получились! То-то самолеты все в воду падают...

  13. Узнать длину конвейера

    alexadmin ответил pavlovconst тема в Среды разработки - обсуждаем САПРы

    Открыл первый же пример: "проанализировали тайминги, получили столько-то. А вивада показывает с ошибкой на 30пс меньше". И как теперь с этим жить?

  14. Vivado. Disable Constraint From IP Core.

    alexadmin ответил dxp тема в Среды разработки - обсуждаем САПРы

    Если говорить про работу с гуи, то можно открыть список сгенерированных файлов ip-ядра, и запретить этот конкретный файл (disable file на нем). При перегенерации ядра запрет сохраняется, насколько я помню. Работает не на всех вивадах. Там же можно подсмотреть соответсву.щую tcl-команду для запрета файла.

  15. SYSREF для IP-CORE JESD204B

    alexadmin ответил Kronac тема в Работаем с ПЛИС, области применения, выбор

    Да, если АЦП всего один и/или не беспокоит детерминированная латентность, то можно вообще без sysref.

  16. SYSREF для IP-CORE JESD204B

    alexadmin ответил Kronac тема в Работаем с ПЛИС, области применения, выбор

    Все совершенно верно. Кратен частоте мультифрейма, чтобы регулярно приходящий sysref не сбивал счетчик мультифреймов. Про 5 МГц не помню, но если вас пугает 7, то сделайте 3,5МГц - сама частота не важна. В ряде случаев и вовсе подают sysref однократно, а потом выключают, чтобы не было лишнего шума на плате.

  17. Cyclone : Clocking resources

    alexadmin ответил maksya тема в Работаем с ПЛИС, области применения, выбор

    Формально вам никто не запретит, даже DPCLK не нужны, через любые пины можно протащить. На счет адекватности - выглядеть это будет странно. Но если у вас нет специальных требований к качеству этого клока, то работать будет.

  18. Cyclone : Clocking resources

    alexadmin ответил maksya тема в Работаем с ПЛИС, области применения, выбор

    Показанные вами картинки не дают возможности подать DPCLK на PLL. Циклоны вплоть до 4 очень ограничены в этом плане, в пятом структура намного богаче.

  19. Digilent программатор Xilinx

    alexadmin ответил ADA007 тема в Работаем с ПЛИС, области применения, выбор

    Может. Он весь дамп eeprom внизу сразу показывает.

  20. Zynq 7000 и DDR3 - проблема. Помогите!

    alexadmin ответил тема в Системы на ПЛИС - System on a Programmable Chip (SoPC)

    Что может быть в потрохах цинка сказать трудно, но в качестве бредовой идеи - не может ли загрузка PL-проекта переводить какие-либо пины в активное состояние, влияющее на работу платы? Сброс какой или тупо выключение источника питания. Надо проверить в какое состояние устанавливаются неиспользуемые пины PL.

  21. XILINX Kintex Ultrascale Vivado 18.3 Как правильно настроить interconnect для PCIe и DDR4?

    alexadmin ответил Kronac тема в Работаем с ПЛИС, области применения, выбор

    А у вас инкрементальная сборка проекта не включена, кстати? А то она себя любит так вести периодически.

  22. XILINX Kintex Ultrascale Vivado 18.3 Как правильно настроить interconnect для PCIe и DDR4?

    alexadmin ответил Kronac тема в Работаем с ПЛИС, области применения, выбор

    Вот все эти _pipe - это оно и есть. В Interconnect'е там совсем наглядно, в Smartconnect в виде вот такой таблицы параметров, там надо вдумчиво читать какой параметр за что отвечает.

  23. XILINX Kintex Ultrascale Vivado 18.3 Как правильно настроить interconnect для PCIe и DDR4?

    alexadmin ответил Kronac тема в Работаем с ПЛИС, области применения, выбор

    Вы уже нашли в advanced настройках интерконнектов настройки конвейеризации? По каждому порту отдельно.

  24. Откуда взять clk для логического анализатора ILA c Zynq?

    alexadmin ответил ovn тема в Системы на ПЛИС - System on a Programmable Chip (SoPC)

    Далеко не всегда срабатывает. Я тут наупражнялся, когда ILA был подключен к репрограммируемом клоку АЦП. Пришлось делать fifo и переводить на близкую постоянную частоту.

  25. криптование исходников в квартусе

    alexadmin ответил vitus_strom тема в Среды разработки - обсуждаем САПРы

    А для Xilinx такой же технологией никто не владеет? Когда-то пробовал найти, но по документации ничего у них не обнаружилось.
×
×
  • Создать...