[yes 5]

2 hours ago, Doka said:

нет, не дерево.

просто большое число клоков (откройте документацию на любую современную SoC)

 

в больших ПЛИС тоже стоят гейтеры на тактовых деревьях и много деревьев этих - десятки, то есть много тактов может быть, как в SOC. тут, по-моему, ничья ASIC vs FPGA.

по поводу простоты - в фронтенде говоришь set_ideal_network, и больше тактовые деревья не беспокоят, а для бэкенда (насколько я понимаю) тактовое дерево генерится одной командой (по крайней мере китайцы показывали и я так запомнил). а дальше в больших ПЛИС тоже пессимизма добавляет "кривизна" этих деревьев.

[blackfin 16]

4 hours ago, yes said:

в больших ПЛИС тоже стоят гейтеры на тактовых деревьях и много деревьев этих - десятки, то есть много тактов может быть, как в SOC. тут, по-моему, ничья ASIC vs FPGA.

Можно сколько угодно спорить о преимуществах клоковых деревьев в ПЛИС, но вот вам пример: Zynq UltraScale+.

На одном кристалле и по одному тех-процессу сделаны ASIC (Quad-core ARM® Cortex™-A53 MPCore™ up to 1.5GHz) и FPGA.

Четыре ядра ARM® Cortex™-A53 MPCore™ при этом работают на частоте 1.5GHz.

Для клоковых деревьев FPGA на стр. 66, DS925 видим предельное значение для клокового дерева FPGA:

FMAX Maximum frequency of a global clock tree (BUFG) 891 MHz.

Это почти в два раза медленней клокового дерева ARM'ов.

[Мур 1]

9 hours ago, yes said:

 тут, по-моему, ничья ASIC vs FPGA...

Ну а проблема  межклоковых переходов как-то проявляет себя для ASIC?

В ПЛИС это дополнительный головняк. 1.Выявить 2. Убрать не в ущерб поведению

[Raven 8]

1 hour ago, Мур said:

Ну а проблема  межклоковых переходов как-то проявляет себя для ASIC?

А как же, куда без них. Принципы-то одни и те же в этой части. Физику еще никто не отменял. И очень часто нужно заботиться не только о Clock Domain Crossing (CDC), но и о Reset Domain Crossing (RDC) - последнее в больших SOC'ах очень вероятная проблематика, т.к. интегрируется зачастую несколько подсистем, каждая со своим Reset'ом.

[Мур 1]

4 hours ago, Raven said:

А как же, куда без них. Принципы-то одни и те же в этой части. Физику еще никто не отменял. И очень часто нужно заботиться не только о Clock Domain Crossing (CDC), но и о Reset Domain Crossing (RDC) - последнее в больших SOC'ах очень вероятная проблематика, т.к. интегрируется зачастую несколько подсистем, каждая со своим Reset'ом.

Хм..  Получается, такое определить необходимо на модели, потому как "на железе" будет уже поздно.  Да и нечем влезть с диагностикой....

[lexx 0]

35 minutes ago, Мур said:

Хм..  Получается, такое определить необходимо на модели

Для это есть STA анализ. Пока все тайминги не сойдутся, на производство не пойдёт, об этом говорилось выше.

[Мур 1]

11 minutes ago, lexx said:

Для это есть STA анализ. Пока все тайминги не сойдутся, на производство не пойдёт, об этом говорилось выше.

Слишком общо!...

Я говорю о более высоком, - аномалии из-за пересечении клокового домена. Я намеренно утрирую ситуацию, потому как здравый смысл подсказывает, что в руках ASIC архитектора есть непосредственная возможность не пересекать домен без особой надобности. Произвольно это быть не может! Тайминги ведь базируются относительно  опорной частоты, которая сама по себе меняются от зоны размещения

[yes 5]

11 hours ago, blackfin said:

Это почти в два раза медленней клокового дерева ARM'ов.

почему - не знаю.

но АРМ ничтожно мал по сравнению с ПЛИС 1) длинной дерева (то есть логарифмом от количества потребителей) 2) по площади на которой распространяется. может учитывается неравномерность температуры/техпроцесса и т.д.

еще тактовое дерево много жрет. как уже писал в кинтексах+ есть гейтеры и при разумном дизайне ненужные ветки отключены, но в неразумном, на который должны рассчитываться даташиты, может настать коллапс.

[lexx 0]

19 minutes ago, Мур said:

аномалии из-за пересечении клокового домена

Сядьте и почитайте про метастабильность.

Есть 2 варианта анализа STA и CDC, перестаньте нести чушь.

[yes 5]

6 hours ago, Мур said:

Ну а проблема  межклоковых переходов как-то проявляет себя для ASIC?

это в случае асинхронных клоков? про синхронные вроде бы разницы нет и выше объяснили

то есть та самая метастабильность?

ну дык лепи сколько хочешь триггеров в цепочке для подавления. на "старых" технологиях двух могло не хватить. а на новых время выпадания тригера из метастабильности настолько мало, что даже на гигагерцах (да ASIC работает на более высокой частоте) два триггера вполне справляются

то есть то же самое, что и ПЛИС, вообще 100% одинаково

 

[Мур 1]

29 minutes ago, lexx said:

Сядьте и почитайте про метастабильность.

Да, в итоге это сказывается на метастабильности поведения триггеров на границе зон. И чтобы этого не было  констрейнить надо ВСЕ! Но приоритетнее "двигать границу" зон.

25 minutes ago, yes said:

...а на новых время выпадания тригера из метастабильности настолько мало, что даже на гигагерцах (да ASIC работает на более высокой частоте) два триггера вполне справляются

то есть то же самое, что и ПЛИС, вообще 100% одинаково

Ага.. Запас поведения (SLACK ) для ASIC будет повыше и провокаций подобного рода будет существенно ниже, чем в FPGA!  

[lexx 0]

12 minutes ago, Мур said:

Ага.. Запас поведения (SLACK )

Одинаково для ASIC и FPGA, и там и там триггер.

Не понимаю, чего вы добиваетесь в конце концов? 

[Мур 1]

1 minute ago, lexx said:

Одинаково для ASIC и FPGA, и там и там триггер.

Не понимаю, чего вы добиваетесь в конце концов? 

Тут говорилось, что реально поднять тактовую частоту в 3 раза. (Ух какой приятный SLACK!)  Чувствуете?..

А раз так, то обойти вопрос глюков между зонами клоковых доменов можно тупым понижением тактирования. И все равно это будет ВЫШЕ, чем у прототипа на ПЛИС!

ХС! выигрыш в 2 раза в итоге...

[Nick_K 0]

16 hours ago, yes said:

тактовое дерево генерится одной командой

Походу китайцы Вас на*бали сильно. Я сейчас задуйствован в средней величины проекте на, грубо говоря, 3 клока, так там знающий человек почти неделю мучается только с клок деревом. А всё потому что есть нормальное DFT со встроенным клок сорсом + гейты + междоменная изоляция. Короче не так всё просто как хочется.

7 hours ago, Мур said:

Ну а проблема  межклоковых переходов как-то проявляет себя для ASIC?

И да и нет. Проблемы те же как и в ПЛИС, но вариантов решения намного больше и они гибче.

1 hour ago, Мур said:

Получается, такое определить необходимо на модели, потому как "на железе" будет уже поздно.

Для этого есть мощные системы симуляции вплоть до аналогового поведения. Плюс никто не отменяет разного рода equivalence checking и STA что по своему гемор и требует "отдельного" инженера.

[Мур 1]

1 minute ago, Nick_K said:

И да и нет. Проблемы те же как и в ПЛИС, но вариантов решения намного больше и они гибче.

Для этого есть мощные системы симуляции вплоть до аналогового поведения. Плюс никто не отменяет разного рода equivalence checking и STA что по своему гемор и требует "отдельного" инженера.

Ваше мнение мне особо ценно!   Спасибо!