yes 7 July 14, 2020 Posted July 14, 2020 · Report post 5 hours ago, Мур said: Это уже зона ответственности производителей ASIC. Наше ТЗ - это дизайн проекта с констрейнами. Ниже этого опускаться будет дорого для них стоить. Им потом лопатить свои маски!!! утром деньги, вечером стулья :) то есть платите дизайн центру по любому, если в констрейны не уложится, то это ваша проблема, не их маски начинают делать только когда подтвердите, что вас устраивает всё - STA уложилась в констрейны и симуляция нетлиста по всем "углам" прошла (называется signoff - upd там еще куча проверок, но написал те, которые в вашей ответственности) Quote Share this post Link to post Share on other sites More sharing options...
Мур 2 July 14, 2020 Posted July 14, 2020 · Report post 8 minutes ago, yes said: ..то есть платите дизайн центру по любому, если в констрейны не уложится, то это ваша проблема, не их маски начинают делать только когда подтвердите, что вас устраивает всё - STA уложилась в констрейны и симуляция нетлиста по всем "углам" прошла. Не думаю, что это так, если вы называете дизайн-центром посредника в создании ASIC. Как раз именно уровень соблюдения констрейнов и определит стоимость! Нарушение договоренности всегда конфликт. Его монетизация будет обязательно! Quote Share this post Link to post Share on other sites More sharing options...
yes 7 July 14, 2020 Posted July 14, 2020 · Report post 2 minutes ago, Мур said: Не думаю, что это так, если вы называете дизайн-центром посредника в создании ASIC. Как раз именно уровень соблюдения констрейнов и определит стоимость! Нарушение договоренности всегда конфликт. Его монетизация будет обязательно! там же тоже не дураки сидят, чтобы такие контракты не заключать. все кто так монетизировался уже давно закрылись :) а RTL не отдают в дизайн центр чтобы как-то свое IP от них сохранить. все-таки нетлист это уже сильно обфусцированый проект. и констрейны должны на этом "голом" нетлисте удовлетворятся. потом какое-то расслабление должно быть с учетом ухудшения времянки при уменьшении абстракции. в принципе возможно, что какие-то констрейны (с большим перезакладом) могут быть в контракте. то есть такого, что вот берете не глядя код и должно работать на 10ГГц - вряд ли за разумные деньги и с разумной вероятностью успеха возможно Quote Share this post Link to post Share on other sites More sharing options...
Doka 5 July 14, 2020 Posted July 14, 2020 · Report post 43 minutes ago, yes said: знаю не только SM но и не участвующих на этом форуме (а может неизвестные мне ники), которые осиливали полностью все и frontend (RTL и симуляция) и backend (лэйоут и подготовка к производству) и выпускали чипы - то есть не боги горшки обжигают :) была бы потребность в чипах :) есть подозрение что @v_mirgorodsky также причастен к фулстеку 46 minutes ago, yes said: DESIGNWARE, базовая часть дается бесплатно в довесок к лицензии на DC. вот умножитель, теоретически DC должен вставить что-то подобное вместо m<=a*b, но можно и явно как IP поставить DW cвоих денег стоит не потому что превращает а*в в операцию умножения, а в том, что внутри содержится конское количество различных имплементаций умножения, и DС с опцией DW выберет такую, которая максимально удовлетворит констрейнам в терминах РРА да даже не для умножения, а банального сложения там чуть ли не с десяток различных исплементаций. 4 minutes ago, yes said: какое-то расслабление должно быть с учетом ухудшения времянки при уменьшении абстракции. в принципе возможно, что какие-то констрейны (с большим перезакладом) могут быть в контракте. оверконстрейнить дизайн может быть выгодно только ДЦ. конечный заказчик получает в итоге ничего кроме доп.площади и доп.потребления Quote Share this post Link to post Share on other sites More sharing options...
yes 7 July 14, 2020 Posted July 14, 2020 · Report post 1 minute ago, Doka said: DW cвоих денег стоит не потому что превращает а*в в операцию умножения, а в том, что внутри содержится конское количество различных имплементаций умножения, и DС с опцией DW выберет такую, которая максимально удовлетворит констрейнам в терминах РРА хотел на более простом уровне показать, что у ПЛИС внутри никакого преимущества нет (есть снаружи - это SERDESы и подобный HARD) ну а лицензия - да compile_ultra она называется :) Quote Share this post Link to post Share on other sites More sharing options...
lexx 0 July 14, 2020 Posted July 14, 2020 · Report post 4 minutes ago, yes said: ПЛИС внутри никакого преимущества нет Гибкость и скорость реализации. В теории, для прототипирования можно и zebu использовать, но все стоит денег. Quote Share this post Link to post Share on other sites More sharing options...
Doka 5 July 14, 2020 Posted July 14, 2020 · Report post 6 minutes ago, yes said: хотел на более простом уровне показать, что у ПЛИС внутри никакого преимущества нет тоже не понимаю слепого поклонения ПЛИС. столько кремния впустую расходуется, что FAE приходится придумывать извращённые способы как бы их эффективнее использовать, свежий пример: умножение 4битных чиселок для сеток https://www.xilinx.com/support/documentation/white_papers/wp521-4bit-optimization.pdf Quote Share this post Link to post Share on other sites More sharing options...
yes 7 July 14, 2020 Posted July 14, 2020 · Report post 6 minutes ago, lexx said: Гибкость и скорость реализации. В теории, для прототипирования можно и zebu использовать, но все стоит денег. при условии, что есть отлаженный дизайн и спрос на массовое производство. в единичных штуках у ПЛИС и цена выигрывает, даже у виртексов ультраскейл + :) Quote Share this post Link to post Share on other sites More sharing options...
lexx 0 July 14, 2020 Posted July 14, 2020 · Report post Про гибкость и скорость было в пользу ПЛИС сказано. Quote Share this post Link to post Share on other sites More sharing options...
blackfin 59 July 14, 2020 Posted July 14, 2020 · Report post 10 minutes ago, lexx said: Про гибкость и скорость было в пользу ПЛИС сказано. А что вы таки хотите? Каждый уважающий себя эксперт должен непременно зайти в тему про ASIC'и и громогласно заявить о гибкости и скорости разработки на ПЛИС. Ну и для порядка в сотый раз перечислить набившие всем оскомину банальности.. Quote Share this post Link to post Share on other sites More sharing options...
vt313 0 July 14, 2020 Posted July 14, 2020 · Report post 2 часа назад, yes сказал: хотел на более простом уровне показать, что у ПЛИС внутри никакого преимущества нет (есть снаружи - это SERDESы и подобный HARD) ну а лицензия - да compile_ultra она называется :) Выделенные линии clk. Оформить в asic этот clk3, не такая уже простая задача. Выделенные линии переноса. Разнообразие внутренней памяти. И много чего там есть еще. Ну и главное, - ПЛИС Вы можете конфигурировать сколько угодно раз. Quote Share this post Link to post Share on other sites More sharing options...
Doka 5 July 14, 2020 Posted July 14, 2020 · Report post 45 minutes ago, vt313 said: Выделенные линии clk. Оформить в asic этот clk3, не такая уже простая задача. как раз еще одно ограничение FPGA вспомнил, на которое хотя бы раз натыкался любой ASIC-инженер, который пытался на ПЛИС спрототипировать худо-бедно сложную SoC: линий CLK выделено ограниченное число !!! особенно яростно эта проблема всплывает на чипах, состоящих из нескольких кристаллов в ASIC таких проблем нет Quote Share this post Link to post Share on other sites More sharing options...
vt313 0 July 14, 2020 Posted July 14, 2020 · Report post 23 минуты назад, Doka сказал: как раз еще одно ограничение FPGA вспомнил, на которое хотя бы раз натыкался любой ASIC-инженер, который пытался на ПЛИС спрототипировать худо-бедно сложную SoC: линий CLK выделено ограниченное число !!! особенно яростно эта проблема всплывает на чипах, состоящих из нескольких кристаллов в ASIC таких проблем нет Если это дерево CLK правильно построить, то проблем нет. В ПЛИС этим мало кто заморачивается. Не было у меня случая, чтобы этих линий не хватило. Quote Share this post Link to post Share on other sites More sharing options...
Doka 5 July 14, 2020 Posted July 14, 2020 · Report post 2 minutes ago, vt313 said: Если это дерево CLK правильно построить, то проблем нет. нет, не дерево. просто большое число клоков (откройте документацию на любую современную SoC) Quote Share this post Link to post Share on other sites More sharing options...
vt313 0 July 14, 2020 Posted July 14, 2020 · Report post 7 минут назад, Doka сказал: нет, не дерево. просто большое число клоков (откройте документацию на любую современную SoC) DDR3, ADC, USB, SPI, i2C и, собственно, обработка 25Gb потока сойдет? Большое число CLK превратится в большое число деревьев. Quote Share this post Link to post Share on other sites More sharing options...
