vik0

Это указание исполняемых файлов для ядра A(p0.dxe) и ядра B(p1.dxe) из которых формируется .ldr файл. Повторюсь. В VDSP 5 необходимости в этих параметрах нет. PS. Надеюсь, вы скачали не только VDSP 5, но и последнее обновление к ней? (к данной теме это отношения не имеет, но в 5-ке без последних обновлений очень проблемный компилятор)

Если по-простому, то это - информация для компилятора, указывающая на то, что значение переменной может быть изменено в любой момент. Да, если переменная используется где-либо еще.

Эээ.. А зачем? В исходном варианте использовалась lcd_putchar(). В исправленном - lcd_puts(), которая, как я подозреваю, выводит строку целиком.

Значительно лучше. sprintf(lcd_buffer, "%ld", i); И еще. Не long i; а volatile long i;

Может все-таки признаетесь, какая у вас версия VDSP? То что написано в приложении 2 актуально только для версии VDSP 4.5 старее чем с ноябрьским обновлением (имеется в виду ноябрь прошлого года). Если у вас VDSP новее - не обращайте внимания. Если старее - обновитесь. ( http://www.analog.com/en/embedded-processi...grades/fca.html )

А вы текст дальше первого предложения не читаете?

ПОЧИТАЙТЕ ДОКУМЕНТАЦИЮ!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!! http://www.analog.com/static/imported-file...E_314_Rev_1.pdf Страница 6, абзац 2 и 3.

Мануалы там всякие, application notes, справку VDSP... http://www.analog.com/en/embedded-processi...rces/index.html http://www.analog.com/en/embedded-processi...rces/index.html В additional options вкладки Load -NoFinalTag -nosecondstagekernel

void Par(int p=4, int yy=1); void Par(int p, int yy) { ...bla-bla-bla... }

Не обижайтесь, но вы не пытались читать документацию? В 5-м VDSP - через new project wizard. В более ранних версиях - вручную. В VDSP 5 и в 4.5 начиная с определенного update: -NoFinalTag -nosecondstagekernel В более ранних версиях: не помню.

Понятно. Тогда использование второго ядра - наиболее рациональный путь.

У AD вообще работа с двухядерными проектами реализована через ж. Они предлагают несколько вариантов организации проектов. Самый правильный (imho, естественно) - вариант с одним ldf файлом на весь проект. Только это не кэш. sml2 - накристальная память 2-го уровня (работает на 1/2 частоты ядра), sml3 - sdram. Ну так добавьте ручками в ldf OBJECTS и будет вам счастье :) Вообще, сдается мне, что вы выбрали слегка не тот процессор :) Я в свое время делал подобную задачу на 537-м. Все прекрасно заработало на одном ядре и влезло в l1 память (кроме frame-buffer-a, понятное дело). Да ладно вам. Что там той матрицы - soft i2c и правильная настройка ppi dma. :)

Понятно. EE272 и EE323 читали? Немного не то, но информацию для размышления содержит.

Нет, не только. Там может лежать все что угодно - и код и данные. И доступ возможен обоими ядрами. Конечно. Только не забывайте про синхронизацию. Блин, совсем забыл про DMA :( Конечно можно.

Эээ... Встречный интересный вопрос - а откуда он (поток) там возьмется?

Нет. Нельзя. Никак. А почему вы не хотите переделать проект для использования двух ядер? Логично. AFAIK, L1 память физически связана только со своим ядром.

1. http://opencores.org/projects.cgi/web/fbas_encoder/overview 2. Автор пишет что проект поместился в XC9536 (~5$)

FPGA. Для двух дисков достаточно одного контроллера (про master/slave помните?) Когда я искал контроллер под очень похожую задачу (примерно год назад), максимум что смог найти - всякие мосты - usb<->ide, pci<->ide и т.п.

Это они?

Тогда можно сделать еще шаг вперед и поставить FPGA с soft-core Z80 :)

Нормально они катят. Ядро потолще между ними и все ок. Я бы сделал так: 1 -- signal 2 -- vcc 3 -- gnd 4 -- signal --- толстое ядро --- 5 -- signal 6 -- gnd 7 -- vcc 8 -- signal Есть сильное предчувствие что в примерах трасс на внутренних слоях больше чем у вас :) И еще пару замечаний. 1. Тактовый для sdram1 отодвиньте от соседних трасс. 2. У вас достаточно много выводов ПЛИС не используется, но вы их все выводите на переходные. Зачем? 3. Не забудьте переходные закрыть маской (как минимум под ПЛИС). Всегда пожалуйста. :beer:

Это значит что вы не "скачаю expedition, скажем, с фтп или еще откуда-нибудь", а купите его. Внимательно читают ГОСТ.

Так. 1. clock для sdram2 обязательно тянуть с другого конца корпуса? Нельзя его вывести на pll3? Тогда самая длинная цепь для SDRAM2 (визуально, по-крайней мере) весьма сокращается и (скорее всего) отпадает необходимость удлинять остальные цепи. 2. Польза от согласующих резисторов расположенных у приемника сигнала (адрес/управление/тактовый для sdram) стремится к нулю. Тем более на таких расстояниях вообще можно обойтись без согласования. 3. Я altera-ми не работал и не знаю как у нее расположены ножки питания +1.2, но у меня есть очень сильное чувство, что отдавать целый слой под +1.2 - огромное расточительство. imho, лучше этот слой сделать земляным, а нижний - сигнальным. Тогда можно вписаться в 6 слоев (если, конечно, это актуально). 4. Не дай вам бог попасться под руку монтажникам когда они будут распаивать компоненты на нижнем слое. Море "положительных" эмоций обеспечено. (hint: термобарьеры не для красоты придумали). Пока все. Будет свободное время - посмотрю еще.

Лично для меня предпочтителен PADS. С точки зрения охвата максимальной аудитории - pdf без вариантов.

Во-первых, выходные :yeah: Во-вторых, я, к примеру, Altium никогда в глаза не видел. Соответственно, с открытием его файлов имею ...э... некоторые проблемы.