blackfin

Ессно, есть: for (int i = 0; i < 6*6*6*6*6*6; i++) { D0 = i%6; D1 = i/6%6; D2 = i/(6*6)%6; D3 = i/(6*6*6)%6; D4 = i/(6*6*6*6)%6; D5 = i/(6*6*6*6*6)%6; }

Вопрос не только в величине плотности шума. Важно, что шумы Vref, ADC, Fclk (jitter), усилителя и проч., некореллированы в точках: T[n], T[n]+T*1/4, T[n]+T*2/4, T[n]+T*3/4.

Толк есть, если тактировать каждый АЦП отдельным клоком Fclk сдвинутым на T/4 относительно опорного клока. То есть, из нескольких АЦП можно сделать АЦП с частотой семплирования Fclk*4, а потом сделать децимацию на 4.

Попадались, но не кварцевые и не резонаторы: SiT8944

Ultra-640_SCSI передавал 320 Мбит/с по каждой LVDS паре на 10 метров ещё 20 лет назад..

ADL5610 / ADL5611 ?

Long Lifecycle FPGA:

GitHub: `ifdef VCS $display("Synopsis VCS"); `endif `ifdef INCA $display("Cadence NC-Verilog"); `endif `ifdef MODEL_TECH $display("Mentor Graphics ModelSIM/Questa"); `endif `ifdef XILINX_ISIM $display("Xilinx ISE Simulator"); `endif `ifdef XILINX_SIMULATOR $display("Xilinx Vivado Simulator"); `endif `ifdef __ICARUS__ $display("Icarus Verilog <http://iverilog.icarus.com>"); `endif `ifdef VERILATOR $display("Verilator <https://www.veripool.org/wiki/verilator>"); `endif `ifdef Veritak $display("Veritak <http://www.sugawara-systems.com>"); `endif

1000 ppm это "стабильная частота"??? "Куда катится этот мир?"..

И ещё более многие делают то же самое на Verilog! Удивляет другое! Почему-то все новые IP-Cores Xilinx упорно пишет на Verilog'е (ну или на SV). Открываем любой PG на более-менее современную IP-Core (PG203,PG210,PG211,PG213,PG251,PG302) и видим такую таблицу: Может, Xilinx не знает, что VHDL лучше, эффективнее, безопаснее, удобнее? Может, пора ему всё объяснить?

В файле *.xdc нужно также указать: set_property HD.CLK_SRC BUFGCTRL_X0Y4 [get_ports clk] Или что-то похожее.. PS. UG905, page 16: PPS. UG905, page 3:

RTFM: UG901, page 27: UG901, page 40:

DEEP UV SMD

UG476, UG576, UG578.

Можно: X = 1/(2*pi*0.25e+6*0.2e-9) = 3183 Ом.