Перейти к содержанию
    

slkhome

Свой
  • Постов

    96
  • Зарегистрирован

  • Посещение

Весь контент slkhome


  1. Разобрался. Оказывается у меня в фоне был еще один Моделсим запущен. Поэтому даже если я правил файл, не подхватывались изменения. Когда все закрыл и запустил все заново - все заработало и подхватилось. Спасибо!
  2. ИМХО. На сколько я понимаю NFS работает через TCP/IP или UDP. Так что стек это нужно поддерживать, хотябы UDP. А вот нижние уровни Эзернета можно не реализовывать. Было бы хорошо найти хотябы описания примеров. Если нет задела и опыта, то работа будет интересной )
  3. Рекомендую смело пробовать (не исключая раскуривание стандартов) и смотреть в тестах чего получается. В конечном итоге только там истина.
  4. Подставил указанну строчку в *.ini и ничего не изменилось в выводе, вообще! Подставил и в локальный и в глобальный *.ini - ничего. В чем может быть проблема?
  5. Готов поставлять эти разьемы. Интересно?
  6. Выбираем View - Simulation, замем запускаемя модель в окошке ниже - Run.
  7. А если не из командной строки, то работает?
  8. Короткие имена модулей. Короткие пути, без лишнего вложения. Можно проекты размесить в на виртуальном диске, почти в корне. Для винды использую команду: subst z: <path_to_sources>. При этом физически это все может лежать где угодно. Хранить в репозитории только исходники. Создать грамотный .gitignore.
  9. Саму ПЛИС находит вообще, hardware manager? Скиньте скрин окошка hw managera. Посмотрим чего к чему.
  10. На сколько помню, вродебы была такая проблема, что если установить Quartus, то программировать уже из под MaxPlus не получалось. Вот еще статейка, может поможет https://marsohod.org/home/index.php?option=com_content&view=article&id=90:bblpt&catid=11&Itemid=26
  11. На сколько реально найти набор отечественных компонентов для реализации Gigabit Ethernet?
  12. Попробуйте все исходные файлы добавить в проект. Возможно у Вас не получается, из-за того, что проект не находит исходники. Какие ошибки вываливаются? Опиши подробнее что происходит.
  13. Добрый день.

    Modelsim, VHDL - могу, использую повседневно.

    Обьм? Сроки? Цена?

    1. Показать предыдущие комментарии  Ещё #
    2. jenya7

      jenya7

      он там в списке. вроде дает зарегистрироватся. но пройдет транзакция или нет это я не знаю. я могу сделать тестовую транзакцию.

    3. slkhome

      slkhome

      Предлагаю тогда вы пробуйте транзакцию и скидывайте первое задание. 

      Что нужно от меня?

    4. jenya7

      jenya7

      мда. печаль. не туда посмотрел. в Sending country Израиля как раз нет. он в Destination country.

  14. Если тактовой частоты отдельно не передается: Как вариант, гнать в канале все время какую-нибудь случайную проследовательность, по которой подстраивать тактовую частоту приемника. И по ней уже принимать данные. Данные, конечно, в свою очередь должны быть упакованы в пакет с преамбулой и контрольной суммой, так как нужно определять начало информационного пакета и наличие возможных ошибок при таком типе обмена. Подробности расскажете? Какая ПЛИС? Описание интерфейса? Протокола?
  15. На сколько понял, Вашу задачу - я бы завел некоторое количество счетчиков, которые бы следили за фактичеким состоянием буфера. Что-то вроде как в FIFO. А сам массив завел сразу достаточно большим, с учетом максимально возможной загрузки.
  16. Делал такой тестовый компонент для считывания кадра из файла и дальнейшей передачей для обработки в RTL: entity video_generator_f is generic ( --default BIN file for XGA mode TEST_IMAGE_BIN_FILE : string := "./test-image/test-image-1024-768.bin"; C_FRAMES_NUMBER : natural := 8; --number of frames to generate C_TCO_delay : time := 1 ns; --Time Clock to Output --Default values (VESA XGA mode) G_CLOCK_PERIOD : time := 15.38 ns; --65 MHZ pixels clock G_H_ACTIVE : integer := 1024; -- pixels G_H_SYNCH_WIDTH : integer := 136; -- Width, pixels G_H_TOTAL_WIDTH : integer := 1344; -- pixels G_H_BACK_PORCH : integer := 160; -- pixels G_H_FRONT_PORCH : integer := 24; -- pixels G_V_ACTIVE : integer := 768; -- lines G_V_SYNCH_WIDTH : integer := 6; -- lines G_V_TOTAL_WIDTH : integer := 806; -- lines G_V_BACK_PORCH : integer := 29; -- lines G_V_FRONT_PORCH : integer := 3 -- lines ); port ( signal VCLK : out std_logic; signal R : out std_logic_vector (7 downto 0); signal G : out std_logic_vector (7 downto 0); signal B : out std_logic_vector (7 downto 0); signal VSYNC : out std_logic; signal HSYNC : out std_logic; signal DE : out std_logic ); end entity video_generator_f;
  17. Если используете Xilinx, то Simulink Library Browser/Xilinx Blockset/Basic Elements/Black Box
  18. Мой опыт: Курили RFC, Wiki, КиТ, Electronix 1. Взяли корку с OpenCores Ethernet, допилили под себя (чистый Verilog) 2. Сделали разбор ip4 (чистый Verilog) 3. Сделали разбор UDP (чистый Verilog) 4. Реализовали ARP ответы, таблицу (чистый Verilog) 5. Подняли буфер на несколько (не помню на столько точно) пакетов, по приоритетам, арбитраж (чистый Verilog) Конечная цель железки ретрансляция пакетов UDP с подменой MAC, IP согласно заложенной конфигурации. Сама конфигурация прилетала в конфигурационном UDP пакете. Spartan-6 Если актуально, пишите в личку. Могу скинуть все или часть исходников, если не найдется противопоказаний.
  19. Помниться, такая трудность была. Она решаема! На данный момент уже давно с этим работа, поэтому подзабыл детали. Как вспомню решение, отпишусь. Для начала попробуйте сделать следующее, если поймете что я имею в виду: 1 Проверить возможность записи в любую ячейку памяти из под отладчика (вероятно это у вас получается, судя по тому что написали выше вы) 2 Проверить положение галочки "eNVM", на сколько я помню, в конфигураторе ядра памяти или вообще самого ядра процессора в Либеро. Возможно это выбор места, откуда должна стартовать программа ядра процессора. Не помню точно. На сколько вспомитается, это можно сделать и из под отладчика. Т.е. установить нужные биты в конфиг регистрах, и вызвать сброс только проц. ядра. 3. Проверить куда смаплена ваша ДДР, и куда смаплен старт, т.е. физически как память была скажем на адресе 0хА0000000, так там и состанется, но этот адрес можно смапить на адрес 0х00000000. Т.е. адреса разные, а физичеки будет доступ к одному и тому же. 4 Проверить, загрузилась ли программа вообще в ДДР. 5 Возможно после всех этих манипуляций, придется загрузить программу в ДДР, и вызвать сброс проц. ядра, без сброса всей микросхемы SM2. 6 Проверить, прыгает ли указатель на адрес куда вам нужно, в итоге, после сброска проц. ядра. Еще были какие-то танцы с бубнами с линкерскриптом. Т.е. пришлось ручками править чего-то в линкере, чтобы все работало как хочется. В автомате он генерирует не корректно. Не судите строго, воспоминания обрывочные. Написал только потому, что в свое время было очень мало информации по SM2. Приходилось много экспериментировать.
  20. Если у Вас есть деловое предложение - можем обсудить?
  21. Продаю отладочную плату Artix-7 35T Arty FPGA Evaluation Kit (AES-A7MB-7A35T), СПб, цена 10 000 р., торг, тел. +7952-371-86-88
  22. В общем все получилось!!! Поставил по 2 триггера по входу внешних сигналов (miso и miosio), по котрым есть некоторые переходы, и подравил немного автомат, чтобы учесть эти триггеры, и все заработало стабильно! Спасибо всем большое! Как называется этот пункт с этой галочкой?
  23. Т.е. даже если есть строчки для дефолта и выше описан синхронный переход в текущее состояние? process(cur_state, rdy, miso, miosio) begin next_state <= cur_state; и if rising_edge(clk) then .... elsif ce = '1' then ---------- cur_state <= next_state; ---------------
  24. В том то и дело, что по внешним сигналам КА может перейти дальше по порядку состояний и дойти до проверки сигнала rdy, который синхронный, и по внутренним синхронным сигналам (rdy) он всеравно должен пойти по порядку, т.е. проскочить проверку сигнала rdy он не может ни как, но это происходит (наприме состояния s21 и s22, в которых проверяется только сигнал rdy, синхронный, внутренний сигнал ПЛИС).
×
×
  • Создать...