blackfin

Три банка фильтров с децимацией соединенных последовательно решат вашу проблему. АЦП нужен один с частотой семплирования 4096 Гц (а лучше, 8192 Гц). Аналоговый фильтр на входе тоже один с полосой пропускания 2 кГц. Держите букварь: multirate_article.pdf

Так, но антиалиасинговый фильтр нужно делать в аналоге. И полоса пропускания должна быть меньше половины частоты семплирования, но больше полосы входного сигнала. Если используете оверсемплинг, то можно антиалиасинговый фильтр разбить на два: широкополосный - в аналоге, узкополосный - в цифре (напр., КИХ).

А что мешает попробовать и сравнить результаты? См: Сергиенко А.Б., ЦОС., стр. 342.

Умножить сигнал на окно (Гаусса, Чебышева и т.п.) перед FFT не забыли?

Читал это давным-давно. Но сейчас речь не про jitter, а про DNL/INL на частоте 100 МГц. Не одним лишь jitter'ом определяется ENOB скоростных АЦП. Тому уж 16 лет как обсуждали тему jitter'а в АЦП:

Тогда приведите пример из Data Sheet на реальный АЦП с ENOB = 21 тактируемый на частоте 100 МГц и в полосе сигнала 50 МГц..

Тогда нужно сначала указать частоту на которой работает этот АЦП. На частоте 10 кГц 21 бит это совсем не то же, что на 100 МГц. Да, VNA калибруют, но нет нужды пихать VNA в климатическую камеру в которой влажность 90% и температура +100°С.

Ну, конечно, для измерений S-параметров нужно обязательно в тропический дождь лезть на Эверест.. 🙂 Так ENOB все равно будет 12 бит.. С учетом DNL/INL.

А что значит "очень сильно" ? Для ADR3625 Long-Term Drift = 160 ppm это "очень сильно", или не очень ? При том, что вес младшего разряда идеального 12-битного АЦП равен 244 ppm..

Arlon 85N:

Да неужели? :))

ADL5960? adl5960.pdf

Ответ на ваш вопрос: 42.

0.7*256 = 179. a*0.7 = ((a*0.7)*256)>>8 = (a*179)>>8

Spartan™ UltraScale+™:

Если не секрет.. Какое у вас образование? И какой универ вы закончили? И когда? И по какой специальности? Вы же, профи? Не стесняйтесь с ответом! 🙂

И какой порядок чтения и записи? К примеру, в FFT пишут в порядке возрастания адресов, а читают в бит-реверсном порядке (или наоборот, в зависимости от DIT/DIF)..

Был такой древний журнал: Приборы и техника эксперимента. Там было много схем с уникальными параметрами.

Link Status Register -> Negotiated Link Width

Так в самом стандарте PCIe написано, что для настройки режима работы линка PCIe не требуется участие ни BIOS'а, ни OS'и. Эквализацию и тестирование линка выполняет простая FSM на 32 состояния. Она и линк поднимает в режиме PCIe Gen1. Когда BIOS начинает энумерацию устройств на шине, шина уже должна работать. А если FSM обнаружила, что линк не дошел до состояния L0, она может просто сообщить BIOS'у, что линк неисправен. Всё - IMHO, ессно..

Тогда вопрос: почему на графике во временной диаграмме сигнал PD_idle выбран из модуля /Test/Debounce/, а сигнал PB_state выбран из модуля /Test/ ??? В коде же, эти сигналы, похоже, описаны в одном и том же модуле..

Похоже, значение переменной PB_idle присваивается в нескольких разных местах.

Там у них целый зоопарк в этой линейке АЦП: AD40**. Например: AD4022, AD4032 и проч.

AD4011, 18 bit, 1 ch, THD = -115 dB. Потребление: 10 uW при 1k SPS. (Fig. 35, page16). При питании от 1.8 V получается ток потребления: 5 мка.

А с чего вы решили, что ТС будет конвертировать биты в 32-разрядном CPU ? Может, он ищет алгоритм для ПЛИС? В первом посте про CPU ничего не сказано, поэтому я написал так, как будет понятнее ТС'у. То есть, в его же обозначениях.