Builder

По удобству пользования - ActiveHDL, у ментора сильная штука - Моделсим. Ментор при освоении вызвал отторжение своим юзабилити среды разработки. Сам пользую ActiveHDL - единая удобная среда, хотя симулятор послабее Моделсим.

А какой смысл в этом (з.ы. дописываю мсп430 ядро.)? Для души или есть необходимость по совместимости бинарно?

Вы забываете, что самые маленькие FPGA стали большими и не всегда на 100% заполненными. Скажите, нафига тогда козе баян, если я могу использовать свободные ресурсы для организации всего внутри? И вообще, Вы пользуетесь не верными логическими выводами, Вы придумываете частный случай когда что-то нельзя, не эффективно или не удобно сделать и распространяете это на общую ситуацию. А это не есть верно исходно. Надо быть пластичнее и подходить к задаче с позиции: а как решить данную задачу максимально эффективно с заданными исходными? И от этого уже плясать. А то устроили тут крестовый поход на xHDL и софт процессоры. Софт процессоры это не понацея, а одтн из вариантов решения задачи. По теме беседы, к автору: а что, купить NIOS не дешевле выйдет (если нужна лиц. чистота), чем маятся с ядрами, которые требуют адаптации? Тем более что стандартные ядра (AVR или 51-х) места будут занимать не меньше Ниоса, а маленькие не будут иметь того набота средств разработки и отладка как Ниос. Или я что-то не понимаю?

На первый взгляд ничего криминального на моделировании нет - задержки всегда будут. Никто не обещал ммгновенное срабатывание. А скока нс нужно-то?

Ваша проблема в том, что вы пытаетесь прежде всего себе доказать почему Вам не нужен xHDL, не обращая внимания на то, что xHDL не отрицает всех Ваших методов, но при этом он даёт новые возможности. А все эти разговоры об неоптимальности не стоят того, нет сущуственной разницы. Пример который Вы приводили в начале - не корректный, Вам об этом говорили.

Согласен, слукавил, но только чуть чуть. Т.к. ASIC всё-же разрабатывают на xHDL и моделирование там не последнее место занимает. Сам ASIC не делал, но то что слышал - говорит за это. Можете в соответствующей теме спросить. Да, SM не в счёт :) Ну, не скажите, приведённый пример не есть правило это раз, а во вторых кусок проекта оптимизировать, если надо - это Вам не весь проект переделать. А Вообще, на мой взгляд тему обсудили, дальше сами смотрите, а то ща углубимся в мелочи.

Ну дык, где он идеал... А так хочется, идеала. альтера - не алтера, из постов автора я сделал вывод, что он не использует что-то кроме самого квартуса (судя по его реакции угадал). Исходя из этого я и исходил в том посте - для него в таком случае мало что поменялось, что AHDl что VeroLog. А Вы тут - вместе вместе, самодостаточно. Автор поста ещё не дошёл до необходимости использовать Моделсим.

Я имел ввиду то, что в квартусе IMHO нужно делать только финальный синтез/укладку. Основной объём разработки идёт не в нём, а например ActiveHDL/Менторе - в них пишем, симуляем, тестим. А если писать и симулять всё в квартусе, то действительно, для автора темы у Verilog не замечено преимущества перед AHDL, или скажем они минимальны. Ну, исключая конечно переносимость и потенциальную возможность уйти на нормальные среды разработки.

В основном Mahagam ответил, пару мелких дополнений. К тому что сказал Mahagam (на железе тестирование завершается, а не начинается), добавлю: знайте, что xHDL использутюся для разработки заказных микрух, там ASIC всяких. Так они ведь вообще тестируются до появления железа впринципе. Да, бывают ошибки и баг. репорты. Но это не говорит от том что создать требуемое окружение нельзя. Очень часто можно создать качественное окружение. Сложнее если процы снаружи есть, но это отдельный разговор. Ну, приблизится близко можно, в вашем подходе на выходе вероятность ошибки выше. Одно другому не мешает, такие куски могут быть и в проекте на xHDL. Это не является преимуществом именно AHDL или говорить об ущербности VeriLog/VHDL.

Не распространяйте Ваш частный случай на все ситуации. Это сродни отлаживать программу в микропроцессоре/процессоре не JTAG эмулятором а выводом в порты и ЦАП - можно, но ущербно и трудоёмко. Я слабо представляю себе отладку Вашей методикой больших и сложных проектов, которые могут к тому-же писаться разными людьми. По сути Ваш метод предполагает разработку аппаратного окружения для тестирования, отсюда как минимум: 1) затягивание сроков разработки, т.к. настоящее тестирование начинается только после появления железа; 2) трудно контроллировать покрытие тестов; 3) окружение для тестирования может заметно усложнять систему, что неприемлемо для коммерческих проектов; 4) если проект большой/сложный/из нескольких FPGA (может быть в разных сочетаниях) - что будете делать, если будет баг, возникающий редко и хрен знает где? В xHDL это на порядок проще щемить, чем в железе. Если проект делает несколько человек, прикажете каждому дать плату, что-б тестировать проект? Или всех на одну садить? Нет уж, увольте, я лучше 99% проекта сделаю и протестирую до того как приедет железо и в принципе не завязан на окружение - я сам могу создать любое необходимое окружение для тестирования. В любой момент разработки проекта. Хоть до прихода железа, хоть после. Единственных минус - большие сложные проект симуляются долго, тут уже ничего не поделаешь. Но это не отметает вашего подхода. Согласен, более того, если писать адекватно, то Q конструкции VeriLog заменяет на мегафункции от Альтеры, я ничего не теряю... Если Вы пробовали VeriLog в Квартусе, а не в средах разработки/тестирования, то Вы в принципе не получаете никакого выигрыша. Всё, про что Вам говорят, действительно если проект разрабатывать/тестировать в специальных продуктах (ActivHDL/ продукты ментора и др). Я на Вашем месте сделал-бы такой-же как Вы вывод - нафигу нужно. Вся сила Verilog раскроется не на простых проектах и если проект делать в специальных средах.

Ну, не знаю не знаю. Как говорится на вкус и на цвет... главное что-б работало конечно. Но вот мой кореш делает системы для работы с видио и графикой. Так я слабо себе представляю отладку сложных алгоритмов с выводом на пины. А тестовые картинки как прикажете подавать? А снимать? А анализировать где ошибка? Увольте это делать на железе. У него еще железа может не быть в принципе, а проект уже закончен и работает. Я высказывал своё IMHO: после Max+II и тем более после ActiveHDL мне в симуляторе Q работать не удобно. Cущественной разницы в синтезе не вижу, ADHL или Verilog, в Q довольно хороший оптимизатор. Просто для того что-бы писать на нём эффективно, сначала нужно идейно проникнуться и понимать идеологию описания схемы. Знать, какая конструкция к какой схеме приведёт. Как в той рекламе: ВЫ не любите кошек? Вы их просто не умеете готовить. Сам я FPGA программирую не постоянно и тем не менее проблем с Verilog не испытываю. А вообще, в вашем случае вы ставите вопрос так: мне и так хорохо, нафиг мне Verilog? Ну, если нафиг - не используйте. Если-же хотите до конца понять - придётся сделать пару проектов и погрузится в эту методику. А так получается как в анектоде: мне Карузо не понравился, сам не слышал, но мне Рабинович напевал... Мыслите шире - проекты и ситуации бывают разные. При синхронном синтезе в 99% случаев у меня прокт пишется без железа. Когда приходит железо, то я занимаюсь прогонкой системы, а не отладкой прокта. Ошибки обычно связаны не с самим проектом а с окружнием, а это очень быстро щемится. Да, ещё, описывая проект на VeriLog, я не имею проблем с переносимостью проектов, исключения есть, но это решаемо.

Зря Вы так. Не знаю как Вы выкручиваетесь с симулятором Q, но у меня было так: писал маленькие проектики ещё на Max+II на AHDL, симулял встроенным симуляторм, был горд собой. Потом пришёл Q, поплювался на симулятор, но продолжил писать на AHDL. Но в один прекрастный момент встала задача делать более-менее большой проект, состоящий из нескольких частей. Прокт требовал качественного тестирования и проверки. И тут я понял, что не в состоянии рисовать в Q тест бенчи, не реально это покрыть ручками. Дальше больше - как тестить проект, который работает на разных микругах и общается кусками между собой? Лепить всё вместе в одну боьшую микруху? А если ещё SRAM или DDR есть, тогда что? А если ЦАП и АЦП нужен, или кртинку из файла подгрузить? Список можно продолжить. Если Вы с таким не сталкивались, то тут только одно объяснение вишу - у Вас не очень большие проекты, или прокты, котрые не требовательные к среде отладки. Иначе Вы бы столкнулись с озвученными проблемами. AHDL и VeriLog, это почти как asm и С (С++) - можно и на asm всё написать, но это часто требует больше времени, а результат почто тот-же. Совмещать AHDL и VeriLog умудряется SM, но это отдельный разговор. В общем как не любил я AHDL за его полный контроль над реурсами, а пришлост перескакивать на Verilog или VHDL. По моему наблюдению, с AHDL обычно перескакивают на VeroLog. Особенно если знаете С или С++. Первую неделю было трудно, на в дальнейшем это оправдало себя. Из своего опыта перехода. Самое главное - перескосить идеологически, начать думать немного по другому. Не легко было по началу понять чего нужно сказать синтезатору, что-б получать нужный результат. Приходилось по началу часто лазить в графику результатов синтеза. Мне больше всего помогла книга "verilog hdl synthesis a practical primer.pdf" (кажись была на фтп) и рекомендации по синтезу из док альтеры. И ещё, рабудьте про использование Q кроме как последнего звена. Используйте для разработки спецеальные среды. Для меня удобнее всего оказалатся ActivHDL - всё удобно и понятно и в одно флаконет. Ментор слишком кривой по удобству. В общем спорить безполезно, столкнётесь с ограничениями AHDL - сами поёмёте что к чему. Эт уже многие проходили, ваша очредь.

По мне, так если Вам принципиально подходит NIOS, то берите его, не такие он и большие деньги стоит, зато все средства отладки и разработки получаете сразу.

Что там у Вас в C коде - никто не знает. Вариантов - масса, от тривиальных для 1-го чела до потрености в команде. Так что найдите специалиста, покажите ему для оценки коды, как советовал vetal.

согласен, в 99% случаев оказывается достаточно функционального+корректный дизайн и ограничения по времянке. Но, сам сталкивался с тем, что всё вроде корректно - но был глюк, выщемил место проблемы только временным тестрованием. Так что иногода бывает нужно.

Мда, точно, не внимательно прочитал. Но всёравно, тут нужно брать и делать тестовый проектик, комбинируя встроенные умножители с умножителями на распределённой логике + логика проекта про которую знает только разработчик. И по результатам этой прикидки смотреть что нужно, выбирать чип. По крайней мере сам так бы делал.

у меня было 2 сигнала - сигнал с датчика и сигнал управления системой. Соответственно 2 шума - шум измерения и шум системы (управления), эти 2 значения я и подбирал. Если речь идёт о этих данных. Всё остальное впринципе просто, если есть модель системы и данные по шумам.

Только прочитал, решил высказаться. Я не совсем понял, зачем Вам начали однозначно предлагать самы толстые и дорогие кристалы. Вам нужно всего 30 МГц, у Вас по задаче не получиться работать на повышенной частоте, кратно 30? Что-б уменьшить требования к количеству умножителей? Если получиться, то не обязательно будет брать большушую и дорогую микруху. Но тут следует сделать пристрелку по структуре проекта, а тут уж никто кроме Вас этого не сделает.

Не там ищете, давно делал, но если память не изменяет, на эту разрядность влияли биты в регистрах настройки и разрядность памяти, которая у вас используется. Т.е. для использования 40 бит нужно: 1) сконфигурировать соответствующим образом память(если конечно Вы не чисто для регистровых операций 40 бит хотите), 2) найти описание бит управления разрядностью. После этого у меня плавучка с С/С++ по умолчанию была 40 бит. Смотрите документацию, у АД она хорошо и понятно была сделана. В С/С++ можно макра ЗЫ: использовал ADSP-21065l, думаю для других по аналогии.

Как вариант - методом тыка подобрать, я как-то использовол этот метод - инфы по шумам для моей задачи небыло в принципе, так подбирал эксперементально, по наилучшему результату. Хотя в какой-то книге что-то по этому поводу было, но там всё тоже не так просто получалось, мне оказалось проще побобрать тыком (экспериментом). Книгу с ходу не помню, нет с собой архива - если не подскажут - напишите в личку, посмотрю как смогу.

Вставлю свои 5 копеек. Вы всегда не забывайте ,что то, что Вы написали будет как-то переведено в реальную схему. Для вашего случая нельзя написать схему в примитивахFPGA, ваша конструкция не сентезируема. Если нет понимания куда что просентезированно - смотрите после синтеза схему, которая получается. Это снимает кучу вопросов, особенно по началу, когда начинаете работать в этой области.

Если это разовая работа, может лучше купить? На разработку/наладку потратите кучу времени. Взять типа такого: http://www.ipc2u.ru/prodn/iologik_r2110/ добавляем если нужно релюшки и всё. Своё конечно интереснее - но это если есть время и желание.

IMHO, ошибка в причинно-следственных зависимостях, вы подменяете причину и следствие, а так - ответ SSerge-а.

Что знаю - ответил на телесисах: Подробности не помню, но у них вроде была команда переконвертировать старый формат в новый, хотя у меня вроде не работала - ставил старую версию. Хотя это давно было - кажись в версии 6.2 или 6.3, мож в новой уже поправили. Поищите по хелпу команду.

Не поверите - хелп. Когда я начинал работать с ActiveHDL - читал туториал, хелп + немного научного тыка. С этого и начните. А уже если будут конкретные попросы - тогда спрашивайте, а так, по заданному вопросу - даж не знаю что и ответить, не кидать-же суда хелп главами...