Builder

Сейчас по моему исследования по НС переместились в область моделирования реальных нейронов. Вон, IBM и супер комп выделила даже для моделирования кусочка мозга крысы.

Это как в генераторе случайных чисел - начальное задание :) Я обычно ставлю 1-100, и жду... Тип оптимизации выбираете сами. Запускаете, и смотрите - если встретилась раскладка, которая вас устраивает - там есть кнопка , раскладка сохраняетмя в как текущая. После чего нужно переразвести проект в Q. Коротко - всё. Кроме seed - разобрался сам, немного поэксперементировав настройками.

Наверное как всегда - буква 'я' (маленькая). Замените на большую. У неё код - FF, воспринимает как конец файла.

В MaxPlus сгенерит выходной файл (Netlist Write - Verilog или VHDL) А его объединить вместе с др. HDL проектами в единую систему, которую и будете тестить (в ActiveHDL или MadelSim например)

По отыту, если в живую работает, а моделирование - нет, то дело обычно в том, что в железе (ПЛИС), регистры и др. узлы имеют начальное значение. Даже если сброса нету. А в модели отсутствие сброса (или начальной устаноки) выливается в 'x' Что делать - думаю понятно.

Я вот открыл свой учебник времён универа, вот что есть по поводу сравнения чисел, может будет полезно: Логические уравнения для сравнения чисел строятся исходя из следующих соображений. Если в старшем разряде слова А - единица, а В - ноль, то независимо от младших разрядов имеем A>B. Если равны - анализируются младшие разряды. Думаю идея понятна. И кажись Альтера строит дерево компараторов именно этим способом.

Вот ещё ссылка на схему. Правда сам не делал, но говорят что родная. http://www.inelsys.com/foto/bb2.JPG

To DEF Старые это какие? У меня валяются 5.12, 5.16, v5.2, v6.2, v7.01, v7.02. Подходят?

А схему на битбластер где брали?

На форуме официального поставщика этот вопрос поднимали. Пролистайте форум, там есть: http://www.megratec.ru/forum/

Что-то я не понял, я считал что для 2-ва последовательных D тригера и используются для ввода в синхронную схему асинхронного сигнала. Вот ссылка на один из документов где это описывается: http://www.sunburst-design.com/papers/Cumm...cClk_rev1_1.pdf Не могли бы вы дать ссылку на документ в котором описывается другой вариант ввода асинхронного сигнала, а то я собственно только на 2 D тригера везде натыкаюсь...

Спасибо за ответ. По поводу мощного симулятора, есть проблема, не знаю как её решить. Вопрос уже задовал в соседней конфе (Работаем с ПЛИС, области применения, выбор/ActiveHDL, временное моделирование (+)), если кратко: Для правильной привязки асинхронного сигнала к синхронизации применяют стандартную схему борьбы с метастабильностью - 2 последовательно вкл.чённых регистра. И соответственно для первого из них не выдерживаются времена установки/удержания (входной сигнал то асинхронный). Читал в одной статье, что для обхода этой ситуации (речь шла о Синопсисе) применяется команда отключения контроля времен установки/удержания для входных тригеров. Тогда всё получается правильно. В противном слёчаее - варнинги и паявление 'x' во всей схеме... Может знаете как быть в Active? А то среда понравилась, удобная, а вот симулятор слабоват, для временной симуляции придётся внешний использовать.

А как напрямую запускать из-под Active моделирование скажем в Моделсиме ? Или речь шла только о запуске синтезаторов?

To DimaV Дело в том, что для правильной привязки асинхронного сигнала к синхронизации применяют стандартную схему борьбы с метастабильностью - 2 последовательно вкл.чённых регистра. И соответственно для первого из них не выдерживаются времена установки/удержания (входной сигнал то асинхронный). Читал в одной статье, что для обхода этой ситуации (речь шла о Синопсисе) применяется команда отключения контроля времен установки/удержания для входных тригеров. Тогда всё получается правильно. В противном слёчаее - варнинги и паявление 'x' во всей схеме...

В описании МоделСим видел команду tcheck_set, она не работает? Сам пока не проверял.

После разводки кристала делаю временное моделирование. В схеме есть стандартный переход асинхронного входа к внутреннему клоку. В при моделировании естественно для входного регистра временные параметры (время предустановки/удержания) не выдерживаются и схема моделируется не правильно. Почитав книги, нашёл что стандартным способом обхода этой проблемы является отключение контроля временных параметров для входного регистра. Собственно вопрос: Может кто знает, как отключить контроль временных параметров для отдельно взятых регистров/блоков в ActiveHDL? В хэлпе по ModelSim такие команды нашёл, а в ActiveHDL нет. Может я что не понял по командам ActiveHDL?