Flood

Упрощенно: когда вы ставите два или более PCIe устройства в разъемы материнской платы, процессор же не сбивается, и никакой "смеси" не возникает. На шине видны несколько устройств и с каждым процессор работает отдельно. Примерно также и в случае внешнего коммутатора - на шине появится устройство-коммутатор, создающее одну, две или более новых шин, на каждой из которых появится по подключенному к коммутатору устройству. На самом деле, в чипсете материнской платы такой коммутатор уже есть (а может и не один), вам просто нужно добавить к нему еще.

По-моему, на выложенных в первом посте картинках уже указано практически все что нужно.

Как правило да, но в каждом конкретном случает зависит от ПЛИС и платы, на которой она установлена.

Capture и Design Entry (ex-Orcad) точно не работает, тулзов Оркада под Linux нет. Не важно, CIS версия или нет.

Попробуйте удалить транзистор (хоть слабый, но pulldown) и оставить 330 Ом - должно работать. Если не заработает, надо разбираться, т.к. 150 Ом - уже слишком, это симптом, что что-то не так. Если заработает - можно попробовать транзистор без резистора база-эмиттер. А еще лучше полевик.

Т.к. настроек очень много, искать их лучше не вручную, а вводя известную часть названия в поле поиска. Например, для этой настройки удобно было искать по слову solid.

Это норма! (c) Всегда ставьте подтягивающий резистор, как требует Xilinx - т.е. 330 Ом. А не кОм, как на вашей схеме. И всегда когда возможно используйте DriveDone. Дело в кривоватой реализации сигнала DONE в S6 и других ранних сериях - перед выводом наружу он не проходит через дополнительный регистр. Т.е. то, что снаружи - то же самое принимается внутренней логикой. Для корректной работы внутренней логики требуется, чтобы на Done был чистый и быстрый фронт. Поэтому в документации есть требование на сильный подтягивающий резистор (330 Ом). В сериях, где Done выходит на внешний пин через дополнительный регистр, требование на резистор 330 Ом убрано.

Я не особо опытный пользователь Allegro, но мне кажется, что может быть удобнее иметь полный список соединении в схеме, а не вносить такие точечные правки в плату. Конечно, и такой способ имеет право на жизнь, но почему-то мне кажется более удобным введение электрических пинов для подключения меди. А для вашего случая - просто шейпов.

В GTx есть Elastic Buffer, который позволяет работать с одной и той же частотой на TX и RX (для случая Ethernet, вроде, для эластика используется IFG). Вопрос не в этом. Вот как делается общий TX clock для квада? Берется выход TX clock от одного GT и раздается на входы (как минимум, TX клока) всех каналов в кваде. В одном кваде единый источник этой частоты - в стандартном случае это результат деления частоты QPLL. Вопрос - а можно ли так раздать и для каналов в соседних квадах? Если можно, то почему (т.е. какие условия нужно выполнить, наверное, как минимум должен быть один и тот же источник GT refclk), и сколько квадов можно так затактировать, а если нельзя, то тоже - почему? В документации я не нашел прямого ответа на этот вопрос. Обычно все тонкости с раздачей частоты заканчиваются обсуждениями внутри квада. А вот что между квадами - ссылок не нашел, ни на пример реализации, ни на запрет.

В 17.2 это настройка static_shapes_fill_solid в User preferences...

А как потом организовать подключение механического пина к цепи?

Если не используется ODB++ или что-то подобное, то Reports - именно то, что нужно. Проблема только в том, что шаблоны репортов там не обновлялись с 88-го года :) И репорт получается не очень удобоваримый. Скорее всего придется из стандартного делать такой, как вам нужен, но это не сложно.

Есть настройка, что-то вроде static shape solid fill (точно не помню, поиск по solid) - она включает отображение статических шейпов аналогично динамическим - сплошной заливкой.

Проекты выглядят давно заброшенными... Это же общая скорость линка, в HDMI используется 2-3 лейна. Кстати, еще на пути к счастью может стоять HDCP.

На мой взгляд, это несколько надуманная ситуация, но мб имеет право на жизнь. По-моему, ПЛИС в облаке наилучшим образом подходят для решения каких-то сложных вычислительных задач. Кроме рутинной задачи кодирования потокового видео можно придумать периодические пиковые задачи - например, сворачивание белков или взлом кодов. Когда разработка и отладка битстрима проводится на одном хосте за разумные деньги, а когда все готово - задача масштабируется до десятков или сотен ПЛИС на дни-недели-месяцы. Таким образом за тысячи-десятки тысяч долларов можно решить задачу, требующую оборудования на миллионы. Но это также требует очень мощной поддержки масштабирования со стороны хостера.

При этом у вас в каждом кваде свой частотный домен? Или даже в каждом канале?

Главным образом - для понимания (корректности) схемы тактирования. В пределах одного квада более-менее понятно, в т.ч. потому что есть примеры. А вот для межквадовых ситуаций - не вполне понятно. И в особенности - для случаев с внешним фанаутом рефклока (когда портов так много, что внутренний не достает). Ну а на практике - как правило, удобнее иметь общий тактовый домен. Увы, реально поднимал только на Xilinx. На альтере наверняка свои особенности.

И в магазинах нужно оставить два типа одежды: ватник для зимы и ХБ для остальных сезонов. "Низкобюджетные программисты под PC" - это кто такие, интересно? Уж не те ли, чья зарплата в среднем в 2-4 раза выше эмбеддерской?

Попробуйте fpga loadfs - есть ли такая команда? Подозрительно подробный у нее хелп: #elif defined(CONFIG_FPGA_SOCFPGA_ARRIA10) " loadfs [dev] [interface] [<dev[:part]>] <filename/offset> " "[rbftype(periph,core,combined)]\n" " Description:\n" " [dev] - FPGA device number\n" " [interface] - source device interface ([mmc], [qspi], or " "[nand])\n" " <dev[:[part]> - <source device num[:partition of dev]> " "such as 0:1 for mmc FAT partition\n" " [filename/offset] - rbf filename or offset entry of the rbf in " "source device\n" " [rbftype](optional) - [periph], [core], or [combined]," " default:[combined]\n" " This command requires no " "[device number] [image address] [image size]\n" #else

Да, и опять-таки - мне попадались глянцевые (но не серые) поверхности у чипов других производителей, но не TI. У TI вроде бы всегда поверхность "тисненая".

На форуме все-таки упоминается совсем другая ошибка. Вы уверены, что у вас на плате стоит именно ES, прям совсем ES? Т.е. KU040 с нулем в поле ревизии? Потому что существуют ES-чипы с единичкой в ревизии, это обычные production-кристаллы, прошедшие ES-выходной контроль. У таких проблем с тандемом быть не должно.

Спасибо! Правда, мой вопрос касался использования и тактирования встроенного PHY (MGT). Т.к. не было реальных проектов более чем на 4 порта, до сих пор точно не знаю, как получить общий клок между различными квадами. И, отдельно, между не смежными квадами, использующими разные внешние входы refclk.

Вопрос чуть в сторону - при реализации 20-и портов что происходит с частотными доменами портов? Можно ли получить единый домен для всех портов уже на уровне PHY, или они будут группироваться по-квадово? Если можно для всех, то достаточно ли для этого синхронизированных внешних рефклоков? Интересно как для 1Гбит (CPLL), так и для случая 10Гбит (QPLL).

Наверняка есть, да наверное и не одна, т.к. ножки многофункциональные. Но раз есть режим с рабочим диапазоном 0в - 1в, то эти диоды влиять не должны. А если влияют, значит или режим правильно не выставлен, или констрейны где-то не те, или эррата.

And we have a winner! При изменении делителя так, чтобы выходное напряжение оказалось менее 0,5в влияние входа на делитель ушло. Теперь понять бы, в чем проблема, и не errata ли это. Попробую переключить АЦП в bipolar режим и посмотреть, что из этого получится. Т.к. ножка _N сидит на земле, то для сигнала < 0,5в, разницы быть не должно. А для > 0,5в должно что-то должно измениться.