NDPaw

Добрый день, уважаемые форумчане! Есть вопрос к подключению планок DDR4. Как подключать сигналы CKE[0..3], CK(CK_N)[0..3], CS_N[0..3] и ODT[0..3] к четырем планкам DDR4. Видел, что подключают так [0,1] к одной плашке памяти, а [2,3] к другой. Можно ли подключить к одной плашке эти сигналы с индексами [0,2], а к другой - с индексами [1,3]? Рисунки для наглядности прилагаю. С уважением.

Не знаю, где спросить, но может подскажите, на каком материале разводить PCIe Gen4 свич. В спецификации к микросхеме свича указан Megtron6, но он стОит как самолет. Может, возможно использовать FR4 HiTg, скажем?

Понял. Спасибо Вам, Rob!

Большое спасибо за ваши ответы! Стало немного понятнее. Но все же остался вопрос: хост увидит эти два устройства и будет с ними работать, но с какой скоростью он будет это делать? С Gen3 (сами устройства Gen3) или все таки Gen4 ( нужно ли как то особенно сконфигурировать микросхему свитча)?

Почитал спецификацию PCI Express и даташит на свитч от Microsemi и все равно не понял как получить "смесь" из двух x8 Gen3 так, чтобы она была корректна, ведь там же весь протокол собьется. И как из этой "смеси" можно будет получить информацию о том какое устройство что шлёт. Может есть те, кто именно так делал?

да, так и сделаю! Спасибо!

но как будет выглядеть содержимое "упаковки", что то типа - первый бит - это первый бит от первого устройства, второй бит - первый бит от второго, и т.д. просто все это не могу пока уложить в голове

мне нужно именно физически, но хост должен распознать, что пришло от первого (ушло на первое), а что от второго (ушло на второе) устройства..

Я смотрел аналогичные от Microsemi (PM40100), но вопрос в том, можно ли с помощью свитча "упаковать" потоки со скоростями Gen3 в один поток со скоростью Gen4.

Здравствуйте, уважаемые форумчане! Я в PCI-e новичок. Встала передо мной такая задача: нужно преобразовать поток данных от двух PCI Express Gen3 устройств (каждое х8) в один поток данных Gen4 также по x8 линиям. То есть соединить два устройства со скоростями Gen3 в одно со скоростью Gen4. Можно ли это сделать в принципе без кастомных FPGA-узлов? Может есть спец микросхемы?