Flood

А может взять какой-нибудь ASIC от Broadcom? У них несколько линеек 10G+ свичей, должны быть варианты намного дешевле ПЛИС. Ну и тайм2маркет совсем другой.

А вы хотите сделать дешевле, чем у Амазон? Это вообще возможно? Предполагаю, Амазону их первые партии FPGA плат доставались если не бесплатно, то с такими скидками, каких никому рангом поменьше никогда не получить. Опять-таки, я не знаю какие именно применения есть у облачных FPGA карт, но наверняка это какие-то ускоренные вычисления, тесно связанные с прочими облачными сервисами - т.е. резиново масштабируемым хранением данных и резиновым же хостингом, а также массой много лет оттачиваемого софта для управления всем этим. Самый простой пример - порнхаб видеохостинг стримингового сервиса. Куда тысячи пользователей загружают самое разнообразное видео, а миллионы - смотрят его на самых разнообразных платформах. Такому клиенту за его деньги Амазон даст: - хранилище любого нужного размера; - хостинг любого масштаба - столько, сколько нужно и только тогда, когда нужно; - ноды с FPGA-ускорителями с готовыми приложениями для транскодинга видео сразу в десяток популярных разрешений - опять-таки, столько, сколько нужно и только тогда, когда нужно. А вот кому нужен удаленный доступ к компу со ставшей невыгодной для майнинга FPGA-картой - с ходу сложно предположить. Да и два подключенных в никуда QSFP28 вряд-ли чем помогут.

И как у них?

Интересно было бы посмотреть. Я всегда думал, что зайлинкс - это по-английский. А по-русский - как придется, например ксилинкс.

Чип 2018 года с маркировкой, нанесенной краской? wtf? Не уверен именно про VSX серию, но VLX с гораздо более раннего года идет с лазерной маркировкой. А разве чипы без баркодов присутствуют в этой базе? Виртекс-5 баркодом не маркируется, а значит и в соответствующей базе не может находиться? Предположу, что 1C 2008 года можно перемаркировать в 3C 2018 года.

При производстве (монтаже) на все контактные площадки платы наносится паста - что на резисторы, что на пады БГА. Затем расставляются компоненты и сторона запаивается в печи целиком. Делать какие-то исключения для БГА (например, наносить не пасту, а флюс) было бы крайне не технологично. К тому же качество пайки на пасту будет выше, т.к. паста это флюс + припой, против просто флюса.

То есть 0,35мм можно, а 0,65мм - не выйдет?

Вот это? Если это действительно так - то вы герой и один из знаменитостей интернета. Во всяком случае, это один из самых замечательных снимков на эту тему. Но на фото не процессор, скорее чипсет.

Неоднократно убеждался, что лично мне TQFP бывает труднее поставить вручную, чем QFN или BGA. То сопли припоя между ножками, то ножки не смачиваются после оплавления феном во флюсе... На ютубе есть жутковатые ролики, на которых с помощью китайского трафарета, шпателя, пасты и фена накатывают шарики (чисто из пасты) на брюхо телефонного MCP-процессора и на его отпаянную RAM-крышку. Феном же ставят процессор на плату, после чего вторым этажом на него ставят RAM. Затем вставляют плату в телефон и он включается :) И у всего этого хозяйства шаг то ли 0,35мм, то-ли 0,3мм... Хотелось бы законченное решение, без сантиметровых щелей, с охлаждением, контролем термопрофиля и может даже каким-то лифтом для платы. Получится ли поднять горячую плату из фритюрницы, не обжарившись при этом парами галдена? И как насчет его утечки?

М.б. сказать 3D Viewer показывать только модели STEP и не использовать bound в случае их отсутствия?

Давайте собирать здесь информацию о вышедших хотфиксах для версии 17.4. Fixed CCRs: SPB 17.4 HF001 11-23-2019 ======================================================================================================================================================== CCRID Product ProductLevel2 Title ======================================================================================================================================================== 2115805 ADW DBEDITOR 'BOTH' in ALT_SYMBOLS prevents correct generation of part_table.ptf 2141840 ADW FLOW_MGR EDM Flow Manager crashes on opening TDO-enabled projects on some versions of Linux 567342 ALLEGRO_EDITOR COLOR Add option under View menu for 'load color view' 720274 ALLEGRO_EDITOR COLOR Add menu option for the 'colorview load' command 2077601 ALLEGRO_EDITOR DATABASE For multi-zone flex board with one and two layers, drill legend for mechanical hole not created in one-layer zone 2151260 ALLEGRO_EDITOR DFM DFF Copper Spacing - Trace to Thru via hole false error, typically on arc segments 2157524 ALLEGRO_EDITOR DFM DFF CF sliver violation not detected when shape formed is too narrow 2163835 ALLEGRO_EDITOR DFM PCB Editor crashes on moving line in board file 2167426 ALLEGRO_EDITOR DRAFTING The diameter symbol is in front of the measurements instead of being behind 2118231 ALLEGRO_EDITOR DRC_CONSTR Crash during DRC: DBDoctor exits with error 'Illegal database pointer encountered' 2150923 ALLEGRO_EDITOR DRC_CONSTR Via at SMD fit DRC not detected with rounded rectangle pads 2119099 ALLEGRO_EDITOR EDIT_ETCH When routing to an unused suppressed via padstack, PCB Editor is not following the cline to drill constraint value 2140643 ALLEGRO_EDITOR EDIT_ETCH Crash on editing board file 2155363 ALLEGRO_EDITOR EDIT_ETCH Unable to route with Hug or Shove selected as Bubble type and unused pad suppression enabled 2157174 ALLEGRO_EDITOR EDIT_ETCH Incremental move using ix for sliding via slides via in y direction as well for Pre-select operation 2140162 ALLEGRO_EDITOR INTERACTIV Using axlAirGap(),testing with a NPTH padstack which has no pad, the coordinates are swapped in return value. 2155499 ALLEGRO_EDITOR INTERACTIV Inconsistencies while defining and adding properties to text objects 2162490 ALLEGRO_EDITOR INTERACTIV OrCAD PCB Design crashes when modifying Outline Vertex 2161517 ALLEGRO_EDITOR MULTI_USER Allegro Symphony is slow 1934516 ALLEGRO_EDITOR OTHER Show measure returns a large value for Airgap when measuring gap between a pin with null pad and another pin 2160610 ALLEGRO_EDITOR SCHEM_FTB Import netlist directory path is not saved 2162492 ALLEGRO_EDITOR SCHEM_FTB Import netlist does not remember the last/latest import directory path 2164135 ALLEGRO_EDITOR SCHEM_FTB The Import Logic form is not able to remember the Import Directory path in release 17.2-2016, HotFix 059 2166451 ALLEGRO_EDITOR SCHEM_FTB Import Logic/ Netlist does not remember import directory path in release 17.2-2016, HotFix 059 2168387 ALLEGRO_EDITOR SCHEM_FTB Import Netlist directory is not saving in design. 2168915 ALLEGRO_EDITOR SCHEM_FTB Import Logic does not remember import directory 2172195 ALLEGRO_EDITOR SCHEM_FTB Path set in 'Import directory' while performing 'File' - 'Import' -'Logic/Netlist' is not remembered 2182677 ALLEGRO_EDITOR SCHEM_FTB Import Netlist does not remember the last 'Import directory' path 2182777 ALLEGRO_EDITOR SCHEM_FTB 'File' - Import Logic/Netlist' does not remember the last 'Import directory' value 2139039 ALLEGRO_EDITOR SHAPE Same net shape to hole spacing is only detecting DRC and not voiding shape 2144493 ALLEGRO_EDITOR SHAPE Tapered Trace - 'Desired Angle' reset to default value (60) 2144663 ALLEGRO_EDITOR SHAPE Tapered shape - 'Desired Angle' reset to 60 2152607 ALLEGRO_EDITOR SHAPE Edit Shape Vertex slow to respond when degas holes are present 2166870 ALLEGRO_EDITOR SHAPE Tapered trace angle does not work 2173679 ALLEGRO_EDITOR SHAPE Taper trace does not keep the desired angle when form is closed 2136158 ALLEGRO_EDITOR STEP Update STEP Mapping Data Only should be a separate menu/command 1990594 ALLEGRO_EDITOR UI_FORMS The new browse window from Netlist Import fills in a name in the directory field 1621188 ALLEGRO_EDITOR UI_GENERAL Setup > Outlines>Design Outline should have Apply disabled in Edit mode 1699230 ALLEGRO_EDITOR UI_GENERAL Changes made in Visibility tab are lost 1833733 ALLEGRO_EDITOR UI_GENERAL Menu displays garbled text when customized for Chinese in release 17.2-2016 2156748 ALLEGRO_EDITOR UI_GENERAL Incorrect datatip display for pin without pin number 2051884 ALLEGRO_PROD_TOOLB CORE Panelization with the Productivity Toolbox is deleting design outline 2136311 APD EDIT_ETCH Hug broken in slide command 2134146 APD SHAPE Dynamic shape not voiding consistently 1711460 APD UI_GENERAL 'Help' - 'About' shows wrong design application name 2009024 ASI_SI GUI PCBSI Report file export fails on Linux 2154651 CONCEPT_HDL CORE Wire > NetGroup > Edit... crashes DE-HDL 2169550 CONCEPT_HDL CORE DE-HDL crashes on saving hierarchy for large designs 2106767 CONSTRAINT_MGR SCM Clicking Resolve in the 'Alias Property Conflict Report' does not perform any action 2162536 CONSTRAINT_MGR UI_FORMS Enabling Directly-Set filter in Physical or Spacing CSet worksheet crashes PCB Editor 2123632 F2B BOM BOM-HDL .rpt file does not adhere to settings defined 2142211 F2B BOM Unable to create comma separated BOM Report 1979056 PCB_LIBRARIAN SYMBOL_EDITOR System Capture: Filled dots are shown as circles 2104538 PSPICE AA_FLOW Distribution defined in DIST property on part is not honored 2088188 PSPICE AA_MC PSpice AA MC log file is not showing error if distribution is not defined 2104482 PSPICE AA_MC Distribution cannot be defined at the global level in assign tolerance GUI 2111593 PSPICE AA_MC PSpice Advanced Analysis MC - distribution in global tolerance window does not work 2161864 PULSE R2PLM Second publish with CPM-derived item number and cadName set to $NUMBER causes 'an item is not unique' error 1784979 SIP_LAYOUT DATABASE Results are not consistent on turning on/off the pins/vias in the Color Dialog box using the Visibility tab 2020912 SIP_LAYOUT UI_GENERAL Capture Canvas Image will not save in .jpg format, only saves in .BMP format. 2092069 SIP_LAYOUT UI_GENERAL Generic: File browser does not append selected file extension if none provided, always uses original 2144754 SYSTEM_CAPTURE DARK_THEME create variant form has dark blue on dark black background.. can't read it 2170317 SYSTEM_CAPTURE MISCELLANEOUS Custom forms do not appear in the proper size within the tool 2163119 SYSTEM_CAPTURE NEW_PROJECT Unable to place special symbols. 2166932 SYSTEM_CAPTURE SELECTION_FIL Discrepancy in the total number of objects reported in the Selection Filter 2175529 TOPXP GUI topxp doesn't give warning/error when ngnd is not connected 2176710 TOPXP GUI lost s-param checking functions for wrapped s-param model in spice block 2179306 TOPXP GUI Need to have the option for DC level shift as default 2170140 TOPXP PARALLELBUS_A Circuit/channel sim correlation does not produce output 2171205 TOPXP PARALLELBUS_A SystemSI does not allow simulations beyond 1000 bits when Spectre is used Fixed CCRs: SPB 17.4 HF002 01-10-2020 ======================================================================================================================================================== CCRID Product ProductLevel2 Title ======================================================================================================================================================== 2172317 ADW DBEDITOR Adding a property to EDM root classification does not add to the child classifications 2175654 ADW FLOW_MGR Cannot see any flow files to select in EDM flow manager 2176681 ADW FLOW_MGR Message regarding error detected in the CPM file (FM-107) on opening or creating new project 2177303 ADW FLOW_MGR Error on opening and creating new project (FM-107) 2177411 ADW FLOW_MGR Opening ECAD designs throw bad configuration error after Java upgrade to 1.8.0_231. 2178451 ADW FLOW_MGR ERROR (FM-107) on opening project 1932831 ADW LIBDISTRIBUTI fetch_dump stops responding intermittently when using HTTP over high latency networks 2175810 ADW LIBDISTRIBUTI Incomplete copy of principal.jar during lib_dist_client/fetch_dump. 2182780 ALLEGRO_EDITOR CROSS_SECTION Cross-section chart 'Draw options' - 'Layer Gradient Draw'/'Background Gradient Draw' not working properly 2182820 ALLEGRO_EDITOR CROSS_SECTION Release 17.4-2019: Color Draw - Gradients is not working in via list viewer 2165940 ALLEGRO_EDITOR DFM DesignTrue mask to trace and mask to shape checking not performing correctly 2167385 ALLEGRO_EDITOR DFM DesignTrue DFF annular ring fiducial to antipad checks not working. 2167469 ALLEGRO_EDITOR DFM DesignTrue DFM: plated slot annular ring pad to mask checks inconsistent 2167972 ALLEGRO_EDITOR DFM Thieving vias are treated as antenna vias in DesignTrue DFF copper features antenna via checks 2183231 ALLEGRO_EDITOR DFM Design performance slow when DFF checks are turned on. 2163281 ALLEGRO_EDITOR DRC_CONSTR Pad-Pad Direct Connect waived constraint reappears after DRC update 2168354 ALLEGRO_EDITOR DRC_CONSTR Differential pair static phase is yellow, but nets are routed 2167870 ALLEGRO_EDITOR DXF Compose Shape: Imported DXF shape broken into arcs 2155376 ALLEGRO_EDITOR EDIT_ETCH Unwanted cline segment is added when neighboring cline is slided 2173191 ALLEGRO_EDITOR EDIT_ETCH Cannot create unique via structure 2177943 ALLEGRO_EDITOR INTERFACES PDF Export contains extra page for bond wires 2132476 ALLEGRO_EDITOR MANUFACT Silkscreen is different for rounded rectangle pads and rectangular pads 2136257 ALLEGRO_EDITOR MANUFACT 'Clear soldermask pad' option is not working in 'Auto Silkscreen' 2146676 ALLEGRO_EDITOR MANUFACT Autosilk bug causes WARNING(SPMHA1-36): Illegal LINE identifier -- while running a symbol update 2113054 ALLEGRO_EDITOR MULTI_USER UDbidRange error in Symphony team design 2121348 ALLEGRO_EDITOR MULTI_USER Changes are not updated for some users in a team in Symphony 2161495 ALLEGRO_EDITOR MULTI_USER Symphony: Changes not saved with 'rejected by server' and 'Waiting for a UDbidRange' messages 2177830 ALLEGRO_EDITOR MULTI_USER Symphony not writing back to the master 2176609 ALLEGRO_EDITOR PAD_EDITOR Padstack Editor should be updated for Slot Hole to prevent Secondary Drill tab from being shown. 2184958 ALLEGRO_EDITOR PLACEMENT Quickplace fails to place components with the ALT_SYMBOL property 1940677 ALLEGRO_EDITOR SCRIPTS Commands in two script files executed in the incorrect order 2046472 ALLEGRO_EDITOR SCRIPTS Replay of script to set paper size in PDF OUT shows "Value for field is not legal" 2185517 ALLEGRO_EDITOR UI_FORMS Route Automatic form flicker when adding a new pass to Routing Passes tab 2188939 ALLEGRO_EDITOR UI_FORMS Visibility filters for pin numbers of chip-on-board wire bond die bump 2088685 ALLEGRO_EDITOR UI_GENERAL Memory leak and performance degradation opening 1000 .dra databases 2092690 ALLEGRO_EDITOR UI_GENERAL PCB Editor slows down during opening of 1000 databases 2160120 ALLEGRO_EDITOR UI_GENERAL When using Pop Mirror funckey, component jumps to origin in OrCAD PCB Designer 2184444 ALLEGRO_EDITOR UI_GENERAL Highlight command replaces assigned color output and Dehighlight does not get it back 2204326 ALLEGRO_EDITOR UI_GENERAL Allegro_html environment variable cross-probing behavior different in release 17.4-2019 than 17.2-2016 2194007 ALLEGRO_EDITOR VALOR Release 17.4-2019: Cannot generate ODB++ output with the Expert Suite bundle licenses 2176543 ALLEGRO_LIB_CRT CORE Variable DFA_DEV_CLASS is not being exported into the Allegro footprint 1500285 APD EDIT_ETCH 'Route' - 'Slide' performs erratically when fillets are present where the cline sizes transition 2185101 CAPTURE BACKANNOTATE Release 17.4-2019: Design Sync does not work on design with occurrence properties 2188890 CAPTURE BACKANNOTATE Design Sync not working on hierarchical designs. 2196225 CAPTURE BACKANNOTATE Unable to Design Sync Board to Schematic 2181901 CAPTURE DRC Unable to delete DRC Markers in release 17.4-2019 2186321 CAPTURE DRC 'Show DRC output' in DRC window does not remember NONE option 2190356 CAPTURE DRC Cannot delete DRC-markers in schematic 2191194 CAPTURE DRC Cannot remove DRC markers in the Design rule check GUI 2202656 CAPTURE DRC Capture release 17.4-2019: Delete existing DRCs does not work 2176603 CAPTURE NETLIST_ALLEG Differences shown in design sync dialog for a CM-enabled project even if schematic and board are in sync 2195754 CAPTURE NETLIST_ALLEG Design Sync giving the same report even if the connection exist 2172767 CONCEPT_HDL CORE DE-HDL crashes on renaming signal on an interface with a second tab with the symbol open 2174515 CONCEPT_HDL CORE No architecture declaration in the source file message while doing Generate View for Hierarchical split symbol . 2177255 CONCEPT_HDL CORE DE-HDL stops responding on Copy-Paste of properties from one instance to another 2179334 CONCEPT_HDL CORE The database version tag '<schemaVersion>' is not updated for release 17.4-2019 2173568 CONCEPT_HDL INTERFACE_DES DE-HDL crashes when drawing a wire to a netgroup 2170851 CONCEPT_HDL OTHER DE-HDL menu related message not clear 2173009 CONCEPT_HDL OTHER Launching Project Manager (projmgr.exe) takes time to get license from license server 2053288 CONSTRAINT_MGR INTERACTIV Constraint Manager: region deleted even on clicking 'NO' 1988160 CONSTRAINT_MGR OTHER Clicking on CSet link in Show Constraints form does not go to CSet in CM 2185694 CONSTRAINT_MGR OTHER Relative prop delay values in 17.4-2019 do not show pin pairs on choosing Analyze from popup on the Match Group 2187251 CONSTRAINT_MGR OTHER Constraint Manager crashes when clicking on the cell for the MAX_PARALLEL rule 2174345 CONSTRAINT_MGR SCHEM_FTB Running Import Logic on an out-of-sync board does not bring in the constraints and connectivity 2187242 CONSTRAINT_MGR UI_FORMS CSet names from the 'Value Filter' not sorted alphabetically 2195944 CONSTRAINT_MGR UI_FORMS Re-launching CM does not retain the last state 2195948 CONSTRAINT_MGR UI_FORMS UI issues with CM in release 17.4 - Expanded state of WS is not getting preserved on applying object filters. 2175399 PSPICE ENVIRONMENT PSpice AA Topics are missing from Learning Resources for release 17.4-2019 2174141 PSPICE NETLISTER Netlister not able to pass local parameter in specific case for complex hierarchical designs 2176668 PULSE UNIFIED_SEARC 3D STEP models are not downloaded for some providers 2107770 SCM NETLISTER Error (SPCOHD-198) regarding incorrect signal syntax on netlisting 2172198 SIP_LAYOUT DIE_ABSTRACT_ SiP Layout uses 25GB memory for showing IC details and does not finish command for showing details 2090037 SIP_LAYOUT INTERACTIVE Batch Layer Compare: cannot check quadrant against another symmetrical quadrant in same design using Mirror/Rotate 2175747 SIP_LAYOUT ORBITIO_IF Support component height translation between OrbitIO and Allegro layout editor 2057538 SIP_LAYOUT STREAM_IF Streaming out a design with embedded dual-sided symbol (eBar) causes inadvertent mirrored symbol in .sf file 2187945 SIP_LAYOUT STREAM_IF Stream out causes crash 2165064 SIP_LAYOUT WIREBOND Wire Bond push and shove tools not working in a constraint area. 2182331 SYSTEM_CAPTURE CROSSPROBE Cross-probe from System Capture to Allegro PCB Editor loop back issues 2167994 SYSTEM_CAPTURE EDIT_SEARCHRE Unable to edit a net name on canvas after modifying it using an external editor 2168628 SYSTEM_CAPTURE EDIT_SEARCHRE Find Results: pop-up Edit menu does not appear for user property with NULL value 2166980 SYSTEM_CAPTURE PROJECT_EXPLO Navigating signals from the Navigation viewer jumps to the project viewer 1996873 SYSTEM_CAPTURE UI Incorrect message to resolve conflict during part packaging 2168585 SYSTEM_CAPTURE UI Error message from the "Violation Window" does not resolve '%S' 2166933 SYSTEM_CAPTURE WIRING Visible net properties are not getting moved with the circuit move

Совершенно согласен! К тому же, штука гораздо проще конвекционной печки. Не понятно только, где китайские предложения по 20 баксов. Хоть бы эту имдесовскую поделку скопировали :)

Такие SSD напротив, скорее заканчиваются (в потребительском секторе). А в серверном - пожалуйста, различные решения доступны еще с 2007 года - для тех, кто может платить. На сегодня и в самой ближайшей перспективе Интел действительно просел, недавний CES 2020 по новинкам явился разгромным торжеством AMD над Intel. Что вовсе не исключает, что гигант еще наверстает упущенное. Считаю, что сегодняшнее отставание - временное.

Купите готовую китайскую отладку на Kintex-7 325T за 10-12т.р. с PCIe x8, SFP+, DDR3 и прочими радостями.

Действительно, Резонит не умеет делать фаску по стандарту PCI. Но лучше сделать как есть, чем никакой. Отличия главным образом будут в угле фаски, но в быту это не очень важно - в PCI заложены приличные допуски. На практике проблем не возникнет. Единственное - качество снятия этой фаски страдает. Мне как-то сделали платы, на которой гальванические отводы образовали такие задиры, что без малого не коротили разъем. Пришлось срезать эту бахрому скальпелем. В Резоните посмотрели на фото этого безобразия и ответили в стиле: "ну да, как-то не очень получилось, хотя, а чо это у вас металлизация в зоне фаски?" Кстати, несколько более неприятная проблема - сложности с гальваническими отводами от укороченных пинов. Их остатки превращают укороченные пины в обычные :) Хотя тут явное нарушение стандарта, обычно и это не проблема - PCIe платы вообще лучше не пытаться вставлять хот-плагом на живую. Иногда от этого из материнки идет дым, и короткие пины никак не спасают.

Здравствуйте! Подскажите, куда в Москве можно обратиться для сканирования flip-chip BGA на рентгеновском томографе? Нужно получить послойные сканы чипа и подложки. Размер микросхемы до 45мм.

Причем, бывает даже когда в статусе все полигоны up to date, а кнопка регенерации неактивна. Приходится идти в совершенно другое меню и рефрешить насильно.

BRD (и dra/psm) точно включают 3D-информацию, но она не экспортируется при export library. Подозреваю, что данные трехмерной модели как-то преобразуются из степа во внутренний формат (один из аргументов - то, что при импорте степа создается доп. каталог с промежуточными файлами). И далее этот внутренний формат уже не экспортируется. Как-то вытащить наверняка можно (3d viewer же вытаскивает), но как именно - не знаю. Самое тупое - экспортировать общий степ и из него в 3D CAD вытащить нужный кусок. Т.к. степ экспортируется с сохранением дерева моделей - это должно быть возможно. Кстати, это тоже вопрос - как экспортировать плату в STEP-формат без сохранения внутренней информации о компонентах, рефдезах и тп?

Немного не в тему, но этот процесс стал сильно автоматизирован в 17.4. Возможно, стоит попробовать, как это сделано в новой версии.

Обыыкновенно, "сумматор" и "усреднение" предполагают математику, а "сумматор NMEA" наводит на мысли о математических действиях над координатами. То, что Вам нужно скорее называется мультиплексор RS-232 или хаб RS-232 с памятью.

Замену iMPACT? Ну Vivado :) Хотя есть, например, libxsvf: http://www.clifford.at/libxsvf/ Для проигрывания (x)svf-файлов, создаваемых impact.

Много раз спрашивали, одна из тем с ответами: Но если вы только удаляете, и не добавляете никаких новых компонентов, то можно потренироваться на копии - изменения должны пройти обычным обновлением нетлиста без особых проблем.

Хотя бы потому, что вместе с компонентами в репликейте обычно хочется перенести также и элементы топологии.

Если посмотреть весь ролик, то складывается именно такое впечатление, что вся эта машинерия - для конверсии в свинец и улучшения паяемости для военных нужд. Иначе непонятно, зачем все это нужно - дорого, хлопотно, медленно. Особенно странно смотреть, как они автоматически пролуживают копеечные QFP, а MLCC макают в потоки флюса и припоя.

Пересмотрел. Да, видно как шарики радостно улетают куда-то вверх и влево. Чип до подвода воздуха залит каким-то жидким флюсом. В процессе он сдувается. Похоже, чип нагрет почти до температуры плавления, воздух добавляет нужные пару десятков градусов. Интересно, как и чем при таком расходе греть воздух. Китайская станция тут не справится :) Метод классный, не подойдет только для чипов с компонентами на брюхе.