Flood

Да, и опять-таки - мне попадались глянцевые (но не серые) поверхности у чипов других производителей, но не TI. У TI вроде бы всегда поверхность "тисненая".

На форуме все-таки упоминается совсем другая ошибка. Вы уверены, что у вас на плате стоит именно ES, прям совсем ES? Т.е. KU040 с нулем в поле ревизии? Потому что существуют ES-чипы с единичкой в ревизии, это обычные production-кристаллы, прошедшие ES-выходной контроль. У таких проблем с тандемом быть не должно.

Спасибо! Правда, мой вопрос касался использования и тактирования встроенного PHY (MGT). Т.к. не было реальных проектов более чем на 4 порта, до сих пор точно не знаю, как получить общий клок между различными квадами. И, отдельно, между не смежными квадами, использующими разные внешние входы refclk.

Вопрос чуть в сторону - при реализации 20-и портов что происходит с частотными доменами портов? Можно ли получить единый домен для всех портов уже на уровне PHY, или они будут группироваться по-квадово? Если можно для всех, то достаточно ли для этого синхронизированных внешних рефклоков? Интересно как для 1Гбит (CPLL), так и для случая 10Гбит (QPLL).

Наверняка есть, да наверное и не одна, т.к. ножки многофункциональные. Но раз есть режим с рабочим диапазоном 0в - 1в, то эти диоды влиять не должны. А если влияют, значит или режим правильно не выставлен, или констрейны где-то не те, или эррата.

And we have a winner! При изменении делителя так, чтобы выходное напряжение оказалось менее 0,5в влияние входа на делитель ушло. Теперь понять бы, в чем проблема, и не errata ли это. Попробую переключить АЦП в bipolar режим и посмотреть, что из этого получится. Т.к. ножка _N сидит на земле, то для сигнала < 0,5в, разницы быть не должно. А для > 0,5в должно что-то должно измениться.

Разница в 30 раз - чип, спаянный в Китае из сетевого лома. Другое дело, чтобы сделать плату за такие деньги как на Али, чип должен быть еще дешевле, почти бесплатным. Насчет 28000 USD - подозреваю, что вообще никто не покупает чипы Xilinx по ценам Авнета. Ну не представляю хоть сколько-нибудь серийного применения, где можно было бы позволить себе такой прайс. Это в частности подтверждается примером американских майнерских компаний, которые продают платы за очень небольшие деньги для тех чипов, что там стоят (9P, 13P, 33P, 35P). При этом чипы там без сомнения закупаются напрямую у (дистрибьюторов) Xilinx.

В настроенном по-умолчанию шарке должно быть три субокна (не считая фильтра, меню и т.п.). Верхнее - список пакетов, среднее - packet details, там нераспознанные данные выводятся в сплошную строку. Нижнее - Packet Bytes, там хекс-дамп. На вашем скриншоте кусочек окна packet details, там где всегда были строки. Может оказаться, что субокно packet bytes включено, но полностью утянуто вниз - тогда нужно его вытащить мышкой, захватив верх статусной строки и потянув вверх. Это окно настолько гладко убирается, что кажется что его вовсе нет.

Проверьте наличие галочки в меню View -> Packet Bytes.

Редактор хороший, но очень тяжел в освоении, как и vim. Из плюсов возможность комфортной работы без толковой графической среды, в текстовом терминале. Из минусов - освоить необходимые для работы дичайшие клавиатурные комбинации на мой взгляд можно только от безысходности. В случае, когда доступна графическая среда и манипулятор типа "мышь", проще отдать предпочтение другому редактору. Под xHDL хоть сколько-нибудь приличные линтеры только-только появились, если не считать пионера-коммерсанта Sigasi. С beautifier'ами ситуация еще хуже - они вроде есть (тот же sigasi, emacs), но с большим файлом как правило справиться не могут. Не мудрено, учитывая что львиная доля линтеров и бьютифайеров опирается на открытые продукты типа gcc / clang, ситуация с которыми для HDL языков намного хуже, чем для языков программирования и разметки.

А они были в полных фирменных катушках, или обрезком ленты? На полной катушке нанесена исчерпывающая информация от производителя о партии и т.п. А вот на обрезке концов можно уже и не найти.

Это я первым делом попробовал, подвешивал 2200пФ на землю - ничего не изменилось. А вот посмотреть вход осциллографом, это идея хорошая!

Если мне не изменяет память, Custom Smooth в Аллегро слабый - что-то делает одному ему известным способом. Может как улучшить, так и ухудшить трассу, без возможности перенастроить поведение.

Ну, это наверное, если к отечественному производителю обращаться, особенно к ФГУП? :) На любые справки и подписи зарубежная техподдержка первой линии разве что удивленно взглянет, но читать, конечно, не станет. Единственный вопрос, котороый им интересен - купили у оф. дистрибьютора или нет? В случае положительного ответа вопрос решается через него, отрицательного - вопрошающий удостоится ответа в стиле: "Ничем не можем помочь. У вас остались еще вопросы?". И справка со склада не поможет, даже если с печатью. Попробуйте все-таки сравнить функционально с оригиналом, главным образом на поведение при уровне входного сигнала, превышающем питание микросхемы (отличается ли ток по входу).

Скорее всего это поможет, во всяком случае, сделает ошибку меньше. Но это неверный способ решения проблемы, попытка закидать грубой силой, не разобравшись. Для примера - рядом стоит измеритель тока, усилитель. Его выход подключен к этому же АЦП через резистор. Увеличение резистора до 10к практически не влияет на точность измерения, хотя, для обычного случая низкого входного сопротивления должна возникнуть приличная ошибка. Но там и напряжение гораздо ниже, м.б. это как-то влияет. Продолжаю разбираться, просто подумал, может кто уже натыкался. Смущает, что согласно описанию, входные цепи АЦП в 7 серии и ультраскейле одинаковые. А на практике, похоже, разница есть. Опять-таки за наличие разницы говорит нововведение в виде переключаемого банка аналоговых пинов - в 7 серии все они были жестко прибиты к своим местам, а в уск появился выбор из нескольких банков. Т.е. как минимум коммутатор перед АЦП стал несколько другим.

Небольшие уточнения: - нет, нельзя измерять напряжение без делителя (например, через VUSERx) - т.к. именно это питание напрямую на ПЛИС не поступает, нужно использовать аналоговый канал; - не похоже, что проблема лежит в области слишком высокой скорости оцифровки (когда не успевает перезаряжаться sample-конденсатор), по крайней мере частота установлена минимально возможная; - после того, как подключение аналоговой ножки подсаживает напряжение на делителе, показания XADC и внешнего вольтметра - одинаковые. Т.е. измеряет он правильно, но создает какую-то паразитную нагрузку на входной аналоговой ножке. Попробую еще через микроамперметр подать измеряемое напряжение на ножку - посмотреть, что там за ток возникает.

Да уж, гиганты бьются за 5G :) Кстати, похоже что Analog со своими ADRV90xx вроде как остается популярнее RFSoC-ов.

И еще, как бы до errata под ультраскейлы добраться? Нигде нет в закоулках памяти?

Ну почему же. Линтит на ходу. Но приятнее пользоваться не стало :)

Приветствую! Столкнулся с проблемой мониторинга питания на Kintex Ultrascale: контролирую питание +3,3В через резистивный делитель 1:4 (верхнее плечо 3кОм, нижнее 1кОм), без антиалиасингового фильтра. Ножки заведены на обычные пины ADxP / ADxN, где ADxN подключен к GND. Пинам задан IOSTD ANALOG. Проблема - аналоговая ножка влияет на получаемый с делителя результат. Если средняя точка никуда не подключена - на ней стоит правильное напряжение (примерно 0,83в). При подключении ее к ножке ПЛИС - пока ПЛИС не сконфигурирована, значение несколько повышается за счет влияния pullup, после конфигурации - падает примерно до 0,77в, как будто ножка подгружает делитель. Ограниченные тесты показали, что эта подгрузка не похожа на стационарное сопротивление относительно земли. Ничего похожего на Kintex-7 не было, там измерения с аналогичной схемой были точные, причем даже с большими номиналами резисторов делителя. Может, сталкивался кто-нибудь?

Уже третью страницу продолжается бурное обсуждение произношения Xilinx... Неужели с новостями из мира FPGA все так плохо?

Да, это верно. Точнее, на мой взгляд к этому приводит не гибкость, а избыточная потребность в настройке. Просто так свежеустановленный Sublime ничего полезного для работы с xHDL не имеет - нужно ставить массу плохо или средне документированных пакетов, написанных энтузиастами. Но более удобного инструмента не знаю. В последних версиях Вивадо вставили ядро Sigasi - редактор и линтер. Но по-моему, сильно удобнее тяжелая махина Вивады от этого не стала. Нет, т.к. о вкусах не спорят. По моему личному мнению, Sublime полностью занял собой нишу Slickedit за счет большей открытости, увы, при этом оставаясь отчетливо более кустарным.

Добавьте еще Sublime Text 3 в сравнение. Должен быть намного лучше и гибче, чем SlickEdit.

Может, обратиться в техподдержку TI с этими фото? Так, как слева выглядит вся попадавшаяся мне мелкая логика от TI. А вот таких как справа не видел ни разу. Еще я бы попробовал проверить, действительно ли эта микросхема транслирует уровни (например, каким будет входной ток по входу при подаче 5в при питании 1,8В, и каким будет порог переключения 0 в 1 при питании 3,3В).

Что-то затихла дискуссия... А жаль, направление пока мало понятное, но интересное. Я вот не вижу задач, особенно без развитого окружения, но мб кто-то видит.