Джеймс

Язык Abel был разработан компанией Data I/O в 1983 г. за год до создания фирмы Xilinx :) http://en.wikipedia.org/wiki/ABEL_programming_language Передо мной проспект "Intel Programmable Logic Devices" за 1984 г. Привожу несколько строчек таблицы FPGA/PLD Software Support (фирма / продукт / features): Cadence / Frameworks II 4.2.1 / Schematic and Verilog Data IO / Abel 4.3 / Abel design language ViewLogic / ViewPLD / Schematic and Abel Никакой экслюзивной привязки к Xilinx нет... Фирма-разработчик языка рассчитывала поддерживать самую широкую номенклатуру FPGA/PLD (того периода :)

Можно ли привести пример ПЗС-матрицы с аппаратным бинингом? (просто хочу посмотреть datasheet, лучше понять, что имеется в виду. я таких просто не знаю.)

_pv: готовых таких я не встречал, а если взять обычные кмоп матрицы с мелкими ~5-ти микронными пикселами и объединить их в 10х10 то шум считывания да и вообще щумы тоже в 10 раз и вырастут, что не есть здорово. света мало. оптика задана. остается пинать матрицу. Это как?? Объединение пикселей (бининг) дает улучшение отношения сигнал/шум, а не ухудшение! (естественно теряется разрешающая способность) http://videoscan.ru/page/728 http://www.photomet.com/library_enc_binning.shtml http://www.photomet.com/library_enc_signal.shtml http://www.andor.com/library/light/index.asp?app=320 И, придя к таким выводам, Вы находите простым решением - изготовление собственного кристалла? ”Остается пинать матрицу” – совершенно верно - применять объединение пикселей. Единственное, если у вас не ПЗС, а такая КМОП, у которой вообще нет никаких управляющих сигналов, а только выход, – то объединять не на матрице, а уже в цифровом виде.

Две ссылки, которые могут оказаться полезными: http://vc232cpu.chat.ru/vc232cpu_rus.html http://www.cs.princeton.edu/software/lcc/

Скорее всего не установили загрузчик (в других версиях от RedHat это Grub, что в Fedora не знаю). ВСЯ информация по ссылкам. Разбирайтесь :) Только будьте осторожны, не испортите Win! Первый раз начинать лучше конечно на чистой машине. http://www.geocities.com/epark/linux/grub-w2k-HOWTO.html http://www.winimage.com/bootpart.htm

Вы вообще-то делали БОЛЬШИЕ проекты? А Вы вообще-то топик читали? Какой схематик?? Я посмотрю на большой проект, который по объему наполовину будет состоять из объявлений instance-ов с десятками разных параметров ( - а если к проекту нужно вернуться через год?). В HDL Designer-е я даже ни разу не написал слово module, пишу только полезный КОД.

Так делать нельзя. Присваивание is_done должно идти внутри одного always. always @ (posedge clk or posedge rst) begin if (rst) is_done <= 0; else is_done <= some_signal; end Вам нужно прочитать документ IEEE Standard for Verilog Register Transfer Level Synthesis. И, по возможности, как можно больше статей по ссылке - http://www.sunburst-design.com/papers/ P.S. Если стандарта IEEE нет, могу выложить на Rapidshare.

Попробуйте первой строчкой в нетлисте указать `uselib file=unisim.v

Во-первых, зачем делать двойную работу? Кроме того, эти два представления нужно как-то синхронизировать между собой, поддерживать актуальные версии. Но это даже мелочь. Так можно сделать проект для себя. А если проектом должны пользоваться другие разработчики? А если им понадобится что-то изменить? Далее. Закодировать машину на 74 состояния (реальный пример) вручную, и не допустить ни одной ошибки чисто по невнимательности (например, в приоритетах) очень сложно. Здесь же половину работы делает HDL-Designer. Разработчик занимается только полезной логикой, не думая о тупиковых состояниях и т.п. Небольшой пример - исключаю одно состояние (нажатием Delete) – автоматически меняются приоритеты остальных. Многие выступают против использования графического представления (я не о “рисовании схем”, а всё о том же HDL-Designer-e), приводя примеры как просто объединять модули в тексте. А если количество instance-ов - тысяча? Да, наверное, в небольшом проекте на подготовку понадобится немного больше времени при работе с графической оболочкой для HDL, чем в чистом тексте, но мере роста проекта в многочисленных исходниках просто перестанешь ориентироваться (особенно по прошествии времени!)

Возможно, я что-то упускаю :) но чем не подходит оригинальный сайт... www.latticesemi.com -> Downloads -> Software Top Downloads ------------------ ispLEVER 5.1 SP2 ispLEVER Starter 5.0 SP1

Xilinx XC9572XL,XC9536XL в корпусе CS-48. Размер корпуса- 7х7 мм. Altera EPM7032B и EPM7064AE/B в корпусе Ultra FineLineBGA-49 Actel eX64 в корпусе 49-Pin CSP (7х7 мм), однократные Lattice http://www.latticesemi.com/products/packaging/tqfp.cfm TQFP-48, шаг 0.5mm, 9x9mm (Lattice ispMATCH M4A3-32; ispLSI 2032VE) Lattice ispGAL (22LV10: 10 триггеров, 10 I/O, 12 входов) в корпусе SSOP-28 (8x10mm)

Еще один пример http://vc232cpu.chat.ru/vc232cpu_rus.html

CPLD стоят не 10-15$ за корпус, а от $1.65 (EPM3032ALC44) до, скажем, $200 (старший представитель какого-нибудь устаревшего семейства MAX9000). Для того чтобы _познакомиться_ с ПЛИС, частному разработчику более подходит вариант выбора подходящего KIT-а, - например это должна быть PCI-плата, или плата с LCD-индикатором и USB. Цены “наборов” (не на CPLD), насколько я понимаю, где-то от $200-$300 (очень ориентировочно). Готовое устройство снимает такие вопросы, как разработка печатной платы, закупка разнообразных комплектующих, и немаловажно, монтаж (к примеру, упомянутый вами Stratix бывает только в корпусе BGA).

Работа с ModelSim "из HDL Designer" и отдельно отличается как небо и земля :) Вот краткое руководство. Никаких директорий work вручную создавать не нужно :) 1)В комплекте с HDL Designer идет пример. - Открываете библеотеку UART. Выбираете uart_tb и по правой кнопке мыши - Set Design Root. Открывате uart_tb. 2) В меню Task выбираете ModelSim Flow, далее Run Through Components from the Design Root. 3) В появившемся окне Start ModelSim в строке Initialization Command указываете log -r /* 4) Открывется ModelSim. В "дизайнере" выделяете 'провода' и жмёте иконку с диаграммами (Add a signal to the simulator wave window). Открывается окно Wave. 5) В ModelSim выбираете Simulate -> Run -> Run -All 6) Смотрите/анализируете результаты моделирования. Изучаете пример. P.S. Вот корректный генератор тактовой ------------------------- reg FOO; always begin #5; FOO = 1'b0; #5; FOO = 1'b1; end http://groups.google.com/group/comp.lang.v...a0f5d999bd648c9 From: Janick Bergeron Date: Tues, Mar 7 2000 12:00 am ------------------------