Джеймс

Глянуть только в datasheet-е на ПЗС-матрицу. Для начала возьмите любой datasheet у Sony (увидите график чувствительности). Вообще, ИК наверное сейчас все видят. Простейший эксперимент - посветите пультом ДУ. Когда видимый свет отрежете, подсветку-то все равно будете делать. Наверное, светодиоды и камера уже есть. Так что остается поставить эксперимент. Где купить фильтр... 1) Найти в интернете и заказать (скорее всего это будет не Россия и очень дорого) 2) На предприятии, которое занимается оптикой в Вашем городе.

Есть новые данные... Реализовал Multiple Write для 1-wire SD. Скорость теперь стала 2.3 MB/sec. CLK=20MHz.

Макс+ не поддерживает тестбенчи. Возможно только рисование диаграмм в waveform-редакторе. "Аналогового" представления выхода тоже не будет.

Ну так вроде 20*log10 (или я чего-то не допонял)

А я считаю, что лучше отлаживаться не на "постоянке", а на единичном импульсе. Заодно АЧХ потом можно проверить.

А 8 бит для квантования коэффициентов Вы сами выбрали? Почему Вы решили, что этого будет достаточно? Входной сигнал, насколько я понял, у Вас 16-разрядный. У вас вообще есть коэффициенты в обычном виде, в дробном представлении, с большой исходной разрядностью?

Есть такая, но однократная и требующая недешевого программатора. Семейство Actel eX (eX128, eX256). Потребление - на графике (кристалл под завязку забит счетчиками).

Сейчас проверил - коэффициенты "A" в вашем дампе - это коэффициенты "B" в приведенном примере программы (и наоборот). Порядок фильтра вроде менять не надо. У вас видимо звенья (section 1 - section n) каскадируются.

http://www.vlsi.ss.titech.ac.jp/~isshiki/V...stemVIII_06.pdf Код в общем виде на странице 12. Только "нарастите" его до своего порядка фильтра.

При записи по одному сектору в режиме 1-wire SD у меня получилась такая скорость (с разными тактовыми): 103 КБ/сек - 215 КБ/сек (CLK = 20 MHz) 26.5 КБ/сек - 30 КБ/сек (CLK = 300 kHz) Карта уходит в BUSY. Multiple write не использую.

Оба чипа морально устарели... Если нужно низкое потребление, стоит поискать среди новых семейств.

Сорри, я всю ветку не читал, но это место бросилось в глаза. Диапазон -1 ... +1 представить нельзя. Можно представить только -1 ... (1-1LSB). -1 = 0x800 0 = 0 (1-1LSB) = 0x7FF

Ну прямо окончательный вывод - ничего на ней не сделать. У меня например как-то слабо вяжется интеграция процессора и low-end FPGA. Спартану еще загрузочная ПЗУ нужна. У Actel вы бесплатно получаете защищенность от копирования. Короче, у всех есть своя ниша.

Там шла речь о другом - В штатах и европе давно уже составленны химические карты полей с привязкой к GPS. А снимки регулярно подгружаются со спутников, оборудованных спектроанализаторами. И трактор идя по полу, учитывает, куда надо больше азота, куда фосфора или калия... У нас же только планируется и минестерство сельского хозяйство наскребло денег на разработку такого спутника, правда упрощенной версии.

Не знаю, как обстоят дела с современными в этом плане, а из старых - смотрите Altera FLEX 8000 и Altera FLEX10K. Но возможно они уже сняты с производства.

Можно взять за основу этот I2C-slave: http://www.fpga4fun.com/I2C_2.html Для синтеза он не годится, но как поведенческая модель пойдет. Еще нужно подправить вот эти строчки так - assign #1 SDA_shadow = (~SCL | start_or_stop) ? SDA : SDA_shadow; assign #1 start_or_stop = ~SCL ? 1'b0 : (SDA ^ SDA_shadow);

Полагаю, триггер предшествующий ему должен быть с ресетом. Тогда проблем не будет.

1) Проверьте, что Clock - это глобальная цепь 2) Reset отсутствует always @ (posedge _100MHz) if(_start || (_6_25MHz_ena && !uzs_cntr_zero)) uzs_cntr[4:0] <= uzs_cntr[4:0] + 5'h1; else uzs_cntr <= uzs_cntr; // вот эта строчка вообще не нужна

Диапазон напряжений всегда указан на вкладыше, который идет с картой. То, что я встречал - минимальное 2.7v

Представьте себе, - представляю. Сейчас открыл для примера две FSM и посмотрел сгенерированный код - как раз по 1200 строк. Дальнейшее комментировать не буду, только вот Ваши слова сегодня не очень вяжутся с тем, что Вы писали вчера: Раз оказыватся все так замечательно - продолжайте работать в "чистом тексте" и дальше. Дело ваше.

Визуализаторов "из кода" не знаю, есть вроде какой-то примитивный визуализатор FSM в Synplify (наряду с RTL-viewer). HDL-designer нужно было использовать на этапе создания проекта! Тогда бы не было таких проблем. Позволю себе процитировать одну старую дискуссию http://electronix.ru/forum/index.php?showt...=16115&st=0 Конечно, никакой супер-текстовый_редактор не поможет сейчас восстановить работу state-машин. Но даже если бы они рисовались параллельно в Visio - уже было бы легче. Я уж не говорю о том, что вы по праву оценили бы достоинства HDL-desiner'а. В общем, совет такой. Взять Mentor HDS и перерисовать state-машины в редакторе, заглядывая в исходник. Тогда сразу появится ясность.

1) Переключитесь в режим внешней синхронизации. 2) Подключите ко входу внешней синхронизации один из меандров. Этот же меандр смотрите на первом (единственном) канале, и ручкой выведите положительный (или отрицательный) перепад ровно на середину экрана. 3) Подключите ко входу первого канала второй меандр. Вы увидите, как второй меандр расположен относительно первого (перепад первого у вас был выставлен на середину экрана).

Да нуу, какая среда, какой VHDL для восьми триггеров... OpalJR http://www.brouhaha.com/~eric/retrocomputi...sm/opaljr21.zip Там и примеры есть (см. Examples внутри) P.S. "Копайте" лучше в сторону CPLD емкостью 32-64 макроячеек (Altera, Xilinx и т.д.)

Попробуйте спросить здесь: http://tech.groups.yahoo.com/group/leon_sparc/ Jiri и Konrad отвечают быстро (если посчитают нужным отвечать...)

Заметил сейчас еще одну вещь. Если в следующий раз выйти из-под другого провайдера (с того же компьютера естесственно), то вообще логин теряется - получаю Welcome guest! Галка "Remember me" установлена.