Jump to content

    

Recommended Posts

13 minutes ago, Doka said:

живой пример: банковская карта с оплатой по NFC

Исключения возможны, никто этого не отрицает. Но реально, где вы сейчас найдёте мастодонта еще тех времён, когда технологии перепрыгнули с 65 на 6 н.м., какого-нибудь lpp...p+ процесса.

Share this post


Link to post
Share on other sites
17 минут назад, blackfin сказал:

На мой вопрос про "избыточность" вы ответили примером с "умножителями". Так что говорили..

Где вы видели ASIC'и с такими же ресурсами, как и в FPGA?

Судя по всему, ваш близнец.. ;)

Хорошо, пойдем другим путем.

Основная нагрузка, - FIR на 140 отводов, с 18-ти разрядными данными и коэффициентами.

Какое быстродействие и цена ASIC?

 

Share this post


Link to post
Share on other sites
12 minutes ago, lexx said:

Исключения возможны, никто этого не отрицает. Но реально, где вы сейчас найдёте мастодонта еще тех времён, когда технологии перепрыгнули с 65 на 6 н.м., какого-нибудь lpp...p+ процесса.

сегодня (да и в 2030г)  никто не будет выпускать банковские карты по 6нм.

что сегодня, что 10лет назад: 0,18мкм.

 

не надо думать, что все так и жаждут на предпоследней ноде что-то поскорее испечь

 

Share this post


Link to post
Share on other sites
6 minutes ago, vt313 said:

Какое быстродействие и цена ASIC?

 

Производитель ASIC тратит в производстве химикаты, пластины кремния и пр... Для него важно  нормы производства и площадь кремния на выходе.  Чем больше нагрузка, как вы сказали, тем больше площадь надо занять на пластине под цифровые структуры для реализации задачи!  Чем меньше нормы, тем выше быстродействие..

Цену определит рынок. И это может быть прямо не увязано подробностями архитектуры, что я озвучил. 

А если конструктивно,- мне важно узнать, что точно необходимо для создания ASIC(кроме денег)?

Share this post


Link to post
Share on other sites
8 minutes ago, Мур said:

что точно необходимо для создания ASIC(кроме денег)?

опыт (команда),

есть нет желания расшаривать закладываемые в асик ноу-хау в аутсорс

Share this post


Link to post
Share on other sites
7 minutes ago, Мур said:

А если конструктивно,- мне важно узнать, что точно необходимо для создания ASIC(кроме денег)?

есть же целый подфорум, ссылку вам уже давал. это уже за гранью ХДЛ.

Ищите ответы в том подфоруме.

Share this post


Link to post
Share on other sites
5 minutes ago, des00 said:

есть же целый подфорум, ссылку вам уже давал. это уже за гранью ХДЛ.

Ищите ответы в том подфоруме.

Оооо...  какое древнее!

БМК не есть ASIC!   Там некое подобие однократно программируемого CPLD...  Или я что-то не понял?  ASIC это ЧИСТАЯ кремневая пластина....  в начале технологической цепочки

11 minutes ago, Doka said:

опыт (команда),

есть нет желания расшаривать закладываемые в асик ноу-хау в аутсорс

Меня приглашают к себе...  буржуи.   Тут, где я работаю,- чистые FPGA.

Share this post


Link to post
Share on other sites
45 minutes ago, vt313 said:

Основная нагрузка, - FIR на 140 отводов, с 18-ти разрядными данными и коэффициентами.

Какое быстродействие и цена ASIC?

Это вообще "ни о чем".

Быстродействие будет выше, цена ASIC'а ниже.

Выбирайте - умножители и сумматоры на любой вкус: DesignWare

Что тут не понятно?

Share this post


Link to post
Share on other sites
12 minutes ago, Мур said:

Оооо...  какое древнее!

БМК не есть ASIC!   Там некое подобие однократно программируемого CPLD...  Или я что-то не понял?  ASIC это ЧИСТАЯ кремневая пластина....  в начале технологической цепочки

Меня приглашают к себе...  буржуи.   Тут, где я работаю,- чистые FPGA.

и что? для вьезжания в суть темы пройдитесь там по подфоруму. или вы хотите что бы за вас искали и вам в рот все закладывали? Там тем про путь ПЛИС - железо штук 10, с указанием этапов, инструментов и т.д. День потратить перечитать весь подфорум, благо он небольшой.

Share this post


Link to post
Share on other sites
37 минут назад, Мур сказал:

 

А если конструктивно,- мне важно узнать, что точно необходимо для создания ASIC(кроме денег)?

Нужен соответсвующий софт. 

4 минуты назад, blackfin сказал:

Это вообще "ни о чем".

Быстродействие будет выше, цена ASIC'а ниже.

Выбирайте - умножители и сумматоры на любой вкус: DesignWare

Что тут не понятно?

Это как раз обо всем. 

Назовите цену и быстродействие. 

Share this post


Link to post
Share on other sites
1 hour ago, Doka said:

сегодня (да и в 2030г)  никто не будет выпускать банковские карты по 6нм.

Все зависит от стоимости.

51 minutes ago, Мур said:

А если конструктивно,- мне важно узнать, что точно необходимо для создания ASIC(кроме денег)?

Люди, машины, софт, командная работа, управление и глубокое понимание работы над проектом, доступ к технологиям и год денег на все это.

Share this post


Link to post
Share on other sites
1 hour ago, des00 said:

и что? для вьезжания в суть темы пройдитесь там по подфоруму. или вы хотите что бы за вас искали и вам в рот все закладывали? Там тем про путь ПЛИС - железо штук 10, с указанием этапов, инструментов и т.д. День потратить перечитать весь подфорум, благо он небольшой.

Спасибо, дружище!  Вы настоящий друг...  (Крокодил Гена) 

Share this post


Link to post
Share on other sites

что увидел неотвеченного:

у того же синопсиса есть библиотека IP - там что угодно, от процессоров/эзернетов до умножителей/сдвигов, можно покупать отдельно IP у производителей, для памяти, например - есть специальный тул, который генерит память (там куча опций, но сделать такую как в альтере/ксайлинсе - не вопрос). библиотека умножителей сдвигов и т.п. подобных структур называется DESIGNWARE, базовая часть дается бесплатно в довесок к лицензии на DC. вот умножитель, теоретически DC должен вставить что-то подобное вместо m<=a*b, но можно и явно как IP поставить

image.thumb.png.fc040a5c978a44eccaacb05d83d2ac8e.png

для тестирования закладывается SCAN цепочки, то есть у всех триггеров на входе есть такие мультиплексоры, которые позволяют либо обычный вход, который в RTL описан подключать, либо с соседнего триггера. соответственно предусматривается тестовый режим чипа,  в котором в цепочку триггеров загонеяется некая последовательность (это отдельный тул генерит) после этого эти сигналы проходят через логику и защелкиваются в таких же триггерах, потом также через скан-цепочку выкачиваются наружу и сверяются с правильной последовательностью. приклеил две картинки триггера со сканом и без - должно быть видно, что со сканом больше по площади и немного медленнее, то есть если нужны какие-то исключительные характеристики, то можно отойти от стандартного флоу. а иначе ставишь dont_use на все триггера без скана и вперёд

image.thumb.png.01fcb5f14cdfc46cc5b177fffea1d899.pngimage.thumb.png.d2c7decb950966c98443b73481f9a70f.png

в принципе полно фирм, так называемых дизайн-центров, которые за денежку малую или за денежку большую перегонят в АЗИК что угодно. хоть RTL, хоть проект ПЛИС, хоть рисунок в тетрадке.

стандартным считается RTL для АЗИКа сделать и отладить самому, а собственно топологию отдать на откуп такому дизайн центру.

--------------------

естественно тут все тестируется, причем тестируется именно нетлист с триггерами и "реальными" задержками, которые выжимает специальный тул из топологии

знаю не только SM но и не участвующих на этом форуме (а может неизвестные мне ники), которые осиливали полностью все и frontend (RTL и симуляция) и backend (лэйоут и подготовка к производству) и выпускали чипы - то есть не боги горшки обжигают :) была бы потребность в чипах :)

 

image.png

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.